半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
[0003]为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了一种全包围栅纳米线晶体管；所述全包围栅纳米线晶体管在减小晶体管尺寸的同时，能够克服短沟道效应，抑制漏电流的产生。现有技术的一种形成全包围栅纳米线(Gate All Around Nanowire)晶体管的方法，包括:
[0004]提供衬底，所述衬底为绝缘体上硅(SOI)衬底，所述衬底包括:基底、位于基底表面的绝缘层、以及位于绝缘层表面的硅层；在所述硅层和绝缘层内形成暴露出基底的若干平行排列的开口 ；去除相邻开口之间的绝缘层，形成悬空于基底上方的纳米管，且所述纳米线两端由未形成开口的硅层支撑。在去除相邻开口之间的绝缘层之后，还能够进行热退火，以使所述纳米管的剖面为圆形，以减少尖端放电问题。
[0005]在形成纳米管后，在所述纳米线的部分表面形成包围所述纳米线的栅极结构，所述栅极结构包括:包围于所述纳米线表面的栅介质层、以及位于所述栅介质层表面形成栅电极层。在形成栅极结构之后，在所述栅极结构两侧形成源区和漏区。
[0006]然而，现有技术形成的全包围栅纳米线晶体管的形成不佳。
【发明内容】
[0007]本发明解决的问题是提供一种半导体器件的形成方法，使所形成的半导体器件尺寸精确易控、性能稳定。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底表面具有分立的支撑部，相邻支撑部之间具有沟槽，所述沟槽的底部表面具有第一介质层，所述沟槽内具有悬空于第一介质层表面的纳米线，所述纳米线的两端分别与相邻支撑部的侧壁连接，所述支撑部表面具有覆盖层；在所述覆盖层、第一介质层和纳米线表面形成填充满所述沟槽的伪栅极膜；采用各向异性干法刻蚀工艺刻蚀部分所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，在所述沟槽内形成伪栅极层、以及由所述伪栅极层包围的纳米线沟道结构，所述纳米线沟道结构两端的部分纳米线被刻蚀去除；采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构，所述纳米线源漏结构至少部分悬空于第一介质层表面；在所述覆盖层、第一介质层、伪栅极层和纳米线源漏结构表面形成第二介质层，所述第二介质层的表面与伪栅极层表面齐平；在形成第二介质层之后，去除伪栅极层，在第二介质层内形成暴露出第一介质层和纳米线沟道结构的开口 ；在所述开口内形成栅极结构，所述栅极结构包围所述纳米线沟道结构。
[0009]可选的，所述伪栅极膜的材料为氮化硅、二氧化硅、氮氧化硅、碳氮化硅、富硅氧化物或氮化硼；所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅或低K材料，所述低K材料的介电常数小于3 ;所述第一介质层和第二介质层的材料相同或不同；所述伪栅极膜的材料与第一介质层或第二介质层不同；所述覆盖层的材料不为半导体材料。
[0010]可选的，所述第二介质层为掺碳的低K材料。
[0011]可选的，去除所述伪栅极层的方法为湿法刻蚀工艺，当所述伪栅极膜的材料为二氧化硅时，所述湿法刻蚀的刻蚀液包括氢氟酸，当所述伪栅极膜的材料为氮化硅时，所述湿法刻蚀的刻蚀液包括磷酸。
[0012]可选的，还包括:在形成第二介质层之前，在所述覆盖层、第一介质层、伪栅极层和纳米线源漏结构表面形成第一阻挡层，所述第一阻挡层的材料与伪栅极膜不同。
[0013]可选的，所述纳米线或支撑部的材料为单晶半导体材料，所述单晶半导体材料包括硅、硅锗、锗或II1-V族材料。
[0014]可选的，所述纳米线源漏结构的材料为半导体材料，所述纳米线源漏结构的形成方法为选择性外延沉积工艺，所述选择性外延沉积工艺的沉积方向与衬底表面方向平行，所述纳米线源漏结构的材料与纳米线的材料相同或不同。
[0015]可选的，在形成所述纳米线源漏结构之后，在所述纳米线源漏结构内掺杂P型离子或N型离子。
[0016]可选的，在所述掺杂工艺之前，在所述伪栅极层的侧壁表面形成侧墙。
[0017]可选的，所述掺杂工艺为共形掺杂。
[0018]可选的，在形成侧墙并进行掺杂工艺之后，采用自对准硅化工艺在所述纳米线源漏结构表面形成金属硅化物层。
[0019]可选的，所述纳米线源漏结构的材料为金属，所述金属为钨，所述纳米线源漏结构的形成方法为选择性金属化学气相沉积工艺，所述选择性金属化学气相沉积工艺的沉积方向与衬底表面方向平行。
[0020]可选的，在形成伪栅极膜之前，形成包围于所述纳米线表面的第二阻挡层，所述第二阻挡层的材料与伪栅极膜的材料不同。
[0021]可选的，在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成栅极结构的对应位置，且所述掩膜层平行于衬底表面方向的图形贯穿所述纳米线平行于衬底表面的方向的图形；以所述掩膜层为掩膜，刻蚀所述伪栅极膜和纳米线。
[0022]可选的，所述掩膜层的材料为二氮化硅和氧化硅中的一种或两种的多层重叠。
[0023]可选的，所述纳米线的数量大于或等于1，当所述纳米线的数量大于I时，所述纳米线平行排列于相邻支撑部之间。
[0024]可选的，所述栅极结构包括:包围于所述纳米沟道结构表面的栅介质层、以及位于所述栅介质层表面且填充满所述开口的栅电极层。
[0025]可选的，所述栅介质层的材料为高K材料，所述高K材料的介电常数大于5 ;所述栅电极层的材料为金属。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]在纳米线表面形成伪栅极膜，所述伪栅极膜填充满由相邻支撑部构成的沟槽，采用各向异性干法刻蚀工艺刻蚀所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，所述伪栅极膜形成伪栅极层，所述纳米线形成纳米线沟道结构。其中，所述伪栅极层定义了后续形成的栅极结构位置和尺寸，后续在形成第二介质层之后，去除所述伪栅极层，即能够在原伪栅极层的位置形成栅极结构，从而能够使后续所形成的栅极结构尺寸精确且易于控制，有利于使所形成的晶体管性能稳定。其次，由于所述纳米沟道结构两侧的纳米线在所述各向异性干法刻蚀工艺中也被去除，因此，在形成伪栅极层之后，需要采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构。由于所述选择性沉积工艺能够在半导体材料表面以平行于基底表面的方向进行沉积，因此所形成的纳米线源漏结构能够形成于所述纳米线沟道区暴露出的侧壁表面，而且至少部分悬空于第一介质层表面，以所述纳米线源漏结构作为晶体管的源区和漏区时，有利于保证所形成的晶体管的性能良好稳定。
[0028]进一步，所述伪栅极膜的材料为氧化硅时，去除伪栅极层的方法为湿法刻蚀工艺，所述伪栅极层易于去除且不易产生残留，有利于保证后续形成的栅极结构的性能。
[0029]进一步，所述第二介质层为掺碳的低K材料，所述第二介质层的电隔离性能良好，而且所述第二介质层与伪栅极层之间的选择性较大，在去除伪栅极层时，所述第二介质层能够很好地保持形成，使后续形成的栅极结构的尺寸精确。
【附图说明】
[0030]图1至图2是形成包围纳米线的栅极结构的过程的剖面结构示意图；
[0031]图3至图12是本发明实施例的半导体器件的形成过程的结构示意图。
【具体实施方式】
[0032]如【背景技术】所述，现有技术形成的全包围栅纳米线晶体管的形成不佳
[0033]经过研究发现，在形成悬空于基底表面的纳米线之后，需要形成包围部分纳米线表面的栅极结构，而所形成的栅极结构的形貌和尺寸不良，容易导致所形成的晶体管性能不稳定。具体如图1至图2所示，为形成包围纳米线的栅极结构的过程的剖面结构示意图。
[0034]请参考图1，在悬空于基底100表面的纳米线101表面形成栅介质膜102，在所述栅介质膜102表面形成栅电极膜103，在所述栅电极膜103表面形成掩膜层104，所述掩膜层104定义了栅极结构的对应位置。其中，基底100表面具有介质层105。
[0035]请参考图2，以所述掩膜层104为掩膜，刻蚀所述栅电极膜102 (如图1所示)和栅介质膜103 (如图1所示)，形成栅电极层103a和栅介质层102a。
[0036]其中，由于所述栅介质膜102和栅电极膜103包围于所述纳米线1