电阻式存储元件及其操作方法
【技术领域】
[0001]本发明是有关于一种半导体组件及其操作方法，且特别是有关于一种电阻式存储元件及其操作方法。
【背景技术】
[0002]非易失性存储体具有存入的数据在断电后也不会消失的优点，因此是许多电器产品维持正常操作所必备的存储元件。目前，电阻式随机存取存储体(resistive randomaccess memory,RRAM)是业界积极发展的一种非易失性存储体,其具有写入操作电压低、写入抹除时间短、记忆时间长、非破坏性读取、多状态记忆、结构简单以及所需面积小等优点，在未来个人计算机和电子设备上极具应用潜力。
[0003]在RRAM阵列(array)中，为了减少存储单元的尺寸，习知的作法是将所有的源极区连接至源极线(source line)。对于双极性切换型(bipolar switching type) PRAM而言，于进行设定(SET)操作期间，会施加OV电压至源极线，但于重设(RESET)操作期间，会施加重设电压(VRESET)至源极线。在此情况下，源极线的电压状态反复切换，而此种电压切换需要大的驱动电流以及长的程序化时间，因而使组件的效能降低。
【发明内容】
[0004]有鉴于此，本发明提供一种电阻式存储元件及其操作方法，藉由将源极线分为接地源极线以及重设源极线，且维持各自电压的稳定，可大幅减短程序化的时间，提升组件的效能。
[0005]本发明提供一种电阻式存储元件，包括多条隔离结构、多条字符线、导电层、多个可变电阻区块以及多条位线。多条隔离结构配置于衬底中且沿第一方向延伸。多条字符线配置于衬底上且沿第二方向延伸。第二方向与第一方向不同。至少一掺杂区配置于相邻的两条字符线之间的衬底中。导电层配置于字符线上。导电层具有多个导电区块以及沿第二方向延伸的多条导线，至少一导电区块配置于相邻的两条导线之间，且导线以及导电区块与掺杂区电性连接。所述导线包括交替配置的多条第一导线与多条第二导线，第一导线用于接地电位(0V电压)，且第二导线用于接重设电压以重设所述电阻式存储元件。多个可变电阻区块分别配置于导电区块上并与导电区块电性连接。沿第一方向延伸的多条位线配置于导电层上且与可变电阻区块电性连接。
[0006]在本发明的一实施例中，上述第二方向与第一方向垂直。
[0007]在本发明的一实施例中，上述导电层的导线以及导电区块位于同一平面。
[0008]在本发明的一实施例中，上述掺杂区包括多个源极区以及多个漏极区，导线与源极区电性连接，且导电区块与漏极区电性连接。
[0009]在本发明的一实施例中，上述导线以及导电区块通过多个第一导电插塞以与掺杂区电性连接。
[0010]在本发明的一实施例中，上述可变电阻区块通过多个第二导电插塞以与导电区块电性连接。
[0011]在本发明的一实施例中，上述位线通过多个第三导电插塞以与可变电阻区块电性连接。
[0012]在本发明的一实施例中，上述各可变电阻区块包括底电极、顶电极以及位于底电极与顶电极之间的可变电阻层。
[0013]在本发明的一实施例中，上述电阻式存储元件更包括至少一绝缘层，以将字符线与导电层、可变电阻区块以及位线彼此隔离。
[0014]在本发明的一实施例中，上述字符线包括交替配置的多条第一字符线与多条第二字符线。
[0015]本发明另提出一种电阻式存储元件的操作方法，用以操作如上所述的电阻式存储元件，上述操作方法包括:当于设定模式时，施加第一交流电压至第一字符线，施加OV电压至第二字符线，施加第二交流电压至位线，施加OV电压至衬底，施加OV电压至第一导线，且施加直流重设电压至第二导线。
[0016]在本发明的一实施例中，上述操作方法更包括:当于重设模式时，施加OV电压至第一字符线，施加第三交流电压至第二字符线，施加OV电压至位线，施加OV电压至衬底，施加OV电压至第一导线，且施加直流重设电压至第二导线。
[0017]本发明又提出一种电阻式存储元件，包括多个存储单元，且每一个存储单元包括二个栅极、一个漏极节点、可变电阻区块、导体层以及二个源极节点。漏极节点位于栅极之间。可变电阻区块电性连接至漏极节点。导体层电性连接至可变电阻区块。二个源极节点分别位于栅极的外侧，其中源极节点中的一者用于接地电位(0V电压)，而源极节点中的另一者用于接重设电压以重设存储单元。
[0018]基于上述，在本发明的电阻式存储元件中，将源极线分为接地源极线以及重设源极线，且不论在设定(SET)操作期间或重设(RESET)操作期间，接地源极线以及重设源极线的电压均维持固定，不需要进行习知的电压切换。因此，可大幅减短程序化的时间，以提升组件的效能。
[0019]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0020]图1为依据本发明一实施例所绘示的电阻式存储元件的上视示意图。
[0021]图2A为沿图1的Ι-Γ线所绘示的剖面示意图。
[0022]图2B为沿图1的ΙΙ-ΙΓ线所绘示的剖面示意图。
[0023]图2C为沿图1的ΙΙΙ-ΙΙΓ线所绘示的剖面示意图。
[0024]图3为依据本发明一实施例所绘示的电阻式存储元件的源极线的上视示意图。
[0025]其中，附图标记说明如下:
[0026]10:电阻式存储元件
[0027]100:衬底
[0028]102:隔离结构
[0029]104:主动区域
[0030]105a、105b:栅极绝缘层
[0031]106a、106b:栅极结构
[0032]107a、107b:栅极
[0033]108:掺杂区
[0034]108a:源极区
[0035]108b:漏极区
[0036]109a、109b:掩模层
[0037]110、118、122、124:绝缘层
[0038]IllaUllb:间隙壁
[0039]112:导电层
[0040]113a、113b:导线
[0041]115:导电区块
[0042]117:底电极
[0043]119:可变电阻层
[0044]121:顶电极
[0045]114、116、123、127:导电插塞
[0046]120:可变电阻区块
[0047]126:位线
[0048]A:存储单元
【具体实施方式】
[0049]图1为依据本发明一实施例所绘示的电阻式存储元件的上视示意图。图2A为沿图1的Ι-Γ线所绘示的剖面示意图。图2B为沿图1的ΙΙ-ΙΓ线所绘示的剖面示意图。图2C为沿图1的ΙΙΙ-ΙΙΓ线所绘示的剖面示意图。在图1中，为清楚说明起见，未绘示衬底、掺杂区、导电插塞、绝缘层等构件，但该些构件可于其他剖面中清楚得知其配置/位置。
[0050]请同时参照图1以及图2A至图2C，本发明的电阻式存储元件10包括多条隔离结构102、多条栅极结构106a与106b、导电层112、多个可变电阻区块120、多条位线126以及多个绝缘层110、118、122与124。
[0051]多条隔离结构102配置于衬底100中且沿第一方向延伸。在一实施例中，第一方向例如是X方向。隔离结构102例如是浅沟渠隔离(shallow trench isolat1n ;STI)结构，其材料包括氧化娃。隔离结构102之间的区域即为主动区域(active area ;AA) 104。
[0052]多条栅极结构106a与106b配置于衬底100上，且沿不同于第一方向的第二方向延伸。在一实施例中，第二方向例如是Y方向。在一实施例中，栅极结构106a以与门极结构106b彼此交替配置。各栅极结构106a包括(由下而上)栅极绝缘层105a、栅极107a以及掩模层109a。类似地，各栅极结构106b包括(由下而上)栅极绝缘层105b、栅极107b以及掩模层109b。栅极绝缘层105a/105b的材料包括氧化硅。栅极107a/107b可为单层或多层结构，其材料包括掺杂多晶硅、钨或其组合。在此实施例中，栅极107a、107b均作为电阻式存储元件10的字符线。掩模层109a、109b的材料包括氮化硅。各栅极结构106a、106b可分别更包括间隙壁111a、111b。间隙壁IllaUllb的材料包括绝缘材料，例如氧化硅。
[0053]此外，至少一掺杂区108配置于相邻的两条字符线(即栅极107a、107b)之间的衬底100中。在此实施例中，是以四个掺杂区108配置于相邻的两条字符线(即栅极107a、107b)之间的衬底100中为例来说明的，但并不用以限定本发明。在一实施例中，掺杂区108包括多个源极区108a以及漏极区108b。沿1-1’线的剖面，如图2A所示，可看出源极区108a以及漏极区108b彼此交替配置。沿ΙΙ-ΙΓ线的剖面，如图2B所示，仅看到源极区108a。沿II1-1ir线的剖面，如图2C所示，仅看到漏极区108b。
[0054]绝缘层110配置于栅极结构106a、106b上。绝缘层110的材料包括硼磷硅玻璃(boronphosphosilicate glass, BPSG)。
[0055]导电层112配置于绝缘层110上。导电层112具有多个导电区块115以及沿第二方向延伸的多条导线113a与113b。在一实施例中，导线113a与113b以及导电区块115位于同一平面，如图2A所示。然而，本发明并不以此为限。在另一实施中，导线113a与113b以及导电区块115也可以分别位于不同平面。例如，导线113a与113b位于第一平面，而导电区块115位于不同于第一平面的第二平面。导电层112的材料包括金属，例如铝、铜或其么么
I=1-Wl O
[0056]在一实施例中，多条导电