113a以及多条导线113b彼此交替配置。此外，至少一导电区块115配置于相邻的两条导线113a与113b之间。在此实施例中，是以四个导电区块115配置于相邻的两条导线113a与113b之间为例来说明的，但并不用以限定本发明。沿1-1’线的剖面，如图2A所示，可看出导线113a、导电区块115、导线113b、导电区块115、导线113a…以此顺序依序排列。
[0057]另外，导线113a、113b以及导电区块115与掺杂区108电性连接。具体言之，导线113a、113b通过导电插塞114与源极区108a电性连接，且导电区块115通过导电插塞116与漏极区108b电性连接。导电插塞114、116的材料包括铜或钨。
[0058]绝缘层118配置于导电层112上。绝缘层118的材料包括氧化硅。
[0059]多个可变电阻区块120配置于绝缘层118上且分别对应于导电区块115。在一实施例中，可变电阻区块120配置于绝缘层122中。绝缘层122的材料包括氧化硅。各可变电阻区块120包括底电极117、顶电极121以及位于底电极117与顶电极121之间的可变电阻层119。底电极117的材料包括氮化钛(例如TiN)。可变电阻层119的材料包括过渡金属氧化物(例如Hf02或Zr02)。顶电极材料层121的材料包括氮化钛(例如Ti/TiN)。
[0060]另外，可变电阻区块120与导电区块115电性连接。具体言之，可变电阻区块120通过导电插塞123与导电区块115电性连接。导电插塞123的材料包括铜或钨。
[0061]绝缘层124配置于可变电阻区块120上。绝缘层124的材料包括氧化硅。
[0062]多条位线126配置于绝缘层124上且沿第一方向延伸。位线126的材料包括金属，例如铜、铝或其合金。位线126与可变电阻区块120电性连接。具体言之，位线126通过导电插塞127与可变电阻区块120电性连接。导电插塞127的材料包括铜或钨。
[0063]在此实施例中，绝缘层110、118、122及124连同绝缘间隙壁IllaUllb可将字符线(即栅极107a、107b)与导电层112、可变电阻区块120以及位线126彼此电性隔离。
[0064]如图1以及图2A所不，本发明的存储单兀A为2T1R (two transistors and oneresistor)的结构，其包括二个栅极107a、107b以及一个可变电阻区块120。更具体言之，本发明的存储单元A包括一栅极107a与一栅极107b (均作为字符线)、一导线113a与一导线113b (均作为源极线)、一导电区块115、一可变电阻区块120以及一位线126。此外，相邻的存储单元A共享一隔离结构102。另外，由于相邻的存储单元A共享一导线113a (或113b),因此构成背对背结构(back-to-back structure)。
[0065]以下，将说明本发明的电阻式存储元件的操作方法。将利用上述图1?图2C的电阻式存储元件来具体说明。
[0066]当于设定(SET)模式时,施加第一交流电压(AC voltage)(例如约I?3V)至第一字符线(例如栅极107a)，施加OV电压至第二字符线(例如栅极107b)，施加第二交流电压(例如约I?2V)至位线126，施加OV电压至衬底100，施加OV电压至第一导线(例如导线113a),且施加直流重设电压(DC reset voltage)(例如约I?3V)至第二导线(例如导线113b)。
[0067]当于设定(RESET)模式时，施加OV电压至第一字符线(例如栅极107a)，施加第三交流电压(例如约I?3V)至第二字符线(例如栅极107b)，施加OV电压至位线126，施加OV电压至衬底100，施加OV电压至第一导线(例如导线113a)，且施加相同直流重设电压(例如约I?3V)至第二导线(例如导线113b)。
[0068]在上述实施例中，如图2A所示，导线113a或113b、导电插塞114以及源极区108a构成一个源极节点(source node),且导电区块115、导电插塞116以及源极区108b构成一个漏极节点(drain node)。因此,在本发明的包括多个存储单元A的电阻式存储元件10中，每一个存储单元A包括二个栅极107a与107b、一个漏极节点、可变电阻区块120、导体层(例如位线126)以及二个源极节点。漏极节点位于栅极107a与107b之间。可变电阻区块120电性连接至漏极节点。导体层(例如位线126)电性连接至可变电阻区块120。二个源极节点分别位于栅极107a与107b的外侧，其中源极节点中的一者(例如包括导线113a的源极节点)用于接地电位(0V电压)，而源极节点中的另一者(例如包括导线113b的源极节点)用于接重设电压以重设存储单元。
[0069]综上所述，在本发明的电阻式存储元件中，将源极线分为接地源极线(例如导线113a)以及重设源极线(例如导线113b)，且不论在设定(SET)操作期间或重设(RESET)操作期间，均施加OV电压至接地源极线(例如导线113a)且均施加直流重设电压至重设源极线(例如导线113b)。更具体言之，请参照图3，在存储单元阵列区域(如虚框所示)中，接地源极线(例如导线113a)以及重设源极线(例如导线113b)彼此成指插型(Inter-digital)配置，各自连接至不同的直流电压。因此，在本发明的电阻式存储元件中，接地源极线以及重设源极线的电压均维持稳定，不需要进行电压切换。因此，可大幅减短程序化的时间，以提升组件的效能。
[0070]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的构思和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求书所界定者为准。
【主权项】
1.一种电阻式存储元件，其特征在于，包括: 多条隔离结构，配置于衬底中且沿第一方向延伸； 多条字符线，配置于所述衬底上且沿第二方向延伸，其中至少一掺杂区配置于相邻的两条字符线之间的所述衬底中，且所述第二方向与所述第一方向不同； 导电层，配置于所述字符线上，所述导电层具有多个导电区块以及沿所述第二方向延伸的多条导线，至少一导电区块配置于相邻的两条导线之间，且所述导线以及所述导电区块与所述掺杂区电性连接，其中所述导线包括交替配置的多条第一导线与多条第二导线，所述第一导线用于接地电位，且所述第二导线用于接重设电压以重设所述电阻式存储元件； 多个可变电阻区块，分别配置于所述导电区块上并与所述导电区块电性连接；以及 多条位线，配置于所述导电层上、沿所述第一方向延伸且与所述可变电阻区块电性连接。
2.根据权利要求1的电阻式存储元件，其中所述第二方向与所述第一方向垂直。
3.根据权利要求1的电阻式存储元件，其中所述导电层的所述导线以及所述导电区块位于同一平面。
4.根据权利要求1的电阻式存储元件，其中所述掺杂区包括多个源极区以及多个漏极区，所述导线与所述源极区电性连接，且所述导电区块与所述漏极区电性连接。
5.根据权利要求1的电阻式存储元件，其中所述导线以及所述导电区块通过多个第一导电插塞以与所述掺杂区电性连接。
6.根据权利要求1的电阻式存储元件，其中所述可变电阻区块通过多个第二导电插塞以与所述导电区块电性连接。
7.根据权利要求1的电阻式存储元件，其中所述位线通过多个第三导电插塞以与所述可变电阻区块电性连接。
8.根据权利要求1的电阻式存储元件，其中各可变电阻区块包括底电极、顶电极以及位于所述底电极与所述顶电极之间的可变电阻层。
9.根据权利要求1的电阻式存储元件，还包括至少一绝缘层，以将所述字符线与所述导电层、所述可变电阻区块以及所述位线彼此隔离。
10.根据权利要求1的电阻式存储元件，其中所述字符线包括交替配置的多条第一字符线与多条第二字符线。
11.一种电阻式存储元件的操作方法，用以操作如权利要求10所述的电阻式存储元件，其特征在于，所述操作方法包括: 当于设定模式时，施加第一交流电压至所述第一字符线，施加OV电压至所述第二字符线，施加第二交流电压至所述位线，施加OV电压至所述衬底，施加OV电压至所述第一导线，且施加直流重设电压至所述第二导线。
12.根据权利要求11的电阻式存储元件的操作方法，其中所述操作方法还包括: 当于重设模式时，施加OV电压至所述第一字符线，施加第三交流电压至所述第二字符线，施加OV电压至所述位线，施加OV电压至所述衬底，施加OV电压至所述第一导线，且施加所述直流重设电压至所述第二导线。
13.一种电阻式存储元件，包括多个存储单元，其特征在于，每一个存储单元包括: 二个栅极； 一个漏极节点，位于所述栅极之间； 可变电阻区块，电性连接至所述漏极节点； 导体层，电性连接至所述可变电阻区块；以及 二个源极节点，分别位于所述栅极的外侧，其中所述源极节点中的一者用于接地电位，而所述源极节点中的另一者用于接重设电压以重设所述存储单元。
【专利摘要】一种电阻式存储元件。多条隔离结构配置于衬底中且沿第一方向延伸。多条字符线配置于衬底上且沿不同于第一方向的第二方向延伸。至少一掺杂区配置于相邻的两条字符线之间的衬底中。导电层配置于字符线上。导电层具有多个导电区块以及沿第二方向延伸的多条导线，至少一导电区块配置于相邻的两条导线之间，且导线以及导电区块与掺杂区电性连接。多个可变电阻区块分别配置于导电区块上并与导电区块电性连接。沿第一方向延伸的多条位线配置于导电层上且与可变电阻区块电性连接。另提出一种电阻式存储元件的操作方法。
【IPC分类】H01L45-00
【公开号】CN104659204
【申请号】CN201310594471
【发明人】张文岳
【申请人】华邦电子股份有限公司
【公开日】2015年5月27日
【申请日】2013年11月21日