半导体器件的半导体衬垫的制作方法
【技术领域】
[0001] 本发明涉及集成电路制造，且更具体地，涉及具有半导体衬垫的半导体器件。
【背景技术】
[0002] 由于半导体工业已经进步到追求较高器件密度、较高性能和较低成本的纳米技术 工艺节点，来自制造和设计问题的挑战导致了诸如鳍式场效应晶体管（FinFET)的三维设 计的发展。典型的FinFET制造有从衬底开始延伸的薄垂直鳍（或鳍结构），其例如通过蚀 刻掉衬底的硅层的一部分而形成。FinFET的沟道在该垂直鳍中形成。栅极设置在该鳍上方 (例如，包裹）。在该沟道的两侧具有栅极允许从两侧对沟道进行栅极控制。此外，FinFET 的源极/漏极（S/D)部分中采用选择性生长硅锗（SiGe)的应变材料可被用以提高载流子 迀移率。
[0003] 然而，在互补金属氧化物半导体（CMOS)制造中实施这种部件和工艺存在挑战。例 如，如果应变材料不能向FinFET的沟道区域中提供给定量的应变，则难于实现提高的载流 子迀移率用于FinFET，从而提高了器件不稳定性和/或器件失效的可能。
【发明内容】
[0004] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种鳍式场效 应晶体管（FinFET)，包括：
[0005] 衬底，具有主要表面；
[0006] 鳍结构，从主要表面突出并包括下部、上部及位于上部和下部之间的中部，其中， 鳍结构包括具有第一晶格常数的第一半导体材料；
[0007] 一对凹槽，延伸到中部的相对两侧中；以及
[0008] 半导体衬垫，邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导 体材料。
[0009] 根据本发明的一个实施例，半导体衬垫进一步包括延伸至主要表面的部分。
[0010] 根据本发明的一个实施例，半导体衬垫的第一厚度小于所述一对凹槽中的一个凹 槽的第二厚度。
[0011] 根据本发明的一个实施例，第一厚度与第二厚度的比值从约〇. 2至约0. 9。
[0012] 根据本发明的一个实施例，第二半导体材料包括SiGe或SiGeB。
[0013] 根据本发明的一个实施例，第二半导体材料的硼浓度从约1*1〇19原子/cm 3至约 5*102°原子 /cm 3。
[0014] 根据本发明的一个实施例，所述一对凹槽包括316〇0!￡或SiGeBO y。
[0015] 根据本发明的另一方面，提供了一种鳍式场效应晶体管（FinFET)，包括：
[0016] 衬底，具有主要表面；
[0017] 鳍结构，从主要表面突出并包括下部、上部及位于上部和下部之间的中部，其中， 鳍结构包括具有第一晶格常数的第一半导体材料；
[0018] -对凹槽，延伸到中部的相对两侧中；
[0019] 半导体衬垫，邻接下部并包括具有大于第一晶格常数的第二晶格常数的第二半导 体材料；以及
[0020] 隔离结构，围绕半导体衬垫，其中，隔离结构的顶面高于半导体衬垫与所述一对凹 槽中的一个凹槽的接触峰。
[0021] 根据本发明的一个实施例，半导体衬垫进一步包括延伸至主要表面的部分。
[0022] 根据本发明的一个实施例，半导体衬垫的第一厚度小于所述一对凹槽中的一个凹 槽的第二厚度。
[0023] 根据本发明的一个实施例，第一厚度与第二厚度的比值从约0. 2至约0. 9。
[0024] 根据本发明的一个实施例，第二半导体材料包括SiGe或SiGeB。
[0025] 根据本发明的一个实施例，第二半导体材料的硼浓度从约1*1019原子/cm 3至约 5*102°原子 /cm 3。
[0026] 根据本发明的一个实施例，所述一对凹槽包括316〇0!￡或SiGeBO y。
[0027] 根据本发明的一个实施例，顶面与接触峰之间的高度差从约Inm至约10nm。
[0028] 根据本发明的又一方面，提供了一种制造鳍式场效应晶体管的方法，包括：
[0029] 提供衬底；
[0030] 形成从衬底的主要表面突出并包括下部、上部及位于上部和下部之间的中部的鳍 结构，其中，鳍结构包括具有第一晶格常数的第一半导体材料；
[0031] 外延生长覆盖鳍结构的第二半导体材料，其中，第二半导体材料具有大于第一晶 格常数的第二晶格常数；
[0032] 形成围绕第二半导体材料的浅沟槽隔离（STI)区域；
[0033] 凹进STI区域的第一部分以暴露第二半导体材料的第一部分；
[0034] 去除第二半导体材料的第一部分以暴露上部；
[0035] 凹进STI区域的第二部分以暴露第二半导体材料的第二部分；以及
[0036] 对第二半导体材料的第二部分执行氧化工艺以形成延伸到中部的相对两侧中的 一对凹槽，其中，剩余的第二半导体材料形成半导体衬垫。
[0037] 根据本发明的一个实施例，外延生长覆盖鳍结构的第二半导体材料的步骤采用 LPCVD工艺执行。
[0038] 根据本发明的一个实施例，对第二半导体材料的第二部分执行氧化工艺以形成延 伸到中部的相对两侧中的一对凹槽的步骤在约500°C至约600°C的温度下执行。
[0039] 根据本发明的一个实施例，对第二半导体材料的第二部分执行氧化工艺以形成延 伸到中部的相对两侧中的一对凹槽的步骤在约Iatm至约20atm的压力下执行。
[0040] 根据本发明的一个实施例，对第二半导体材料的第二部分执行氧化工艺以形成延 伸到中部的相对两侧中的一对凹槽的步骤采用〇 2、〇3或H 20作为反应气体来执行。
【附图说明】
[0041] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。 应该注意，根据工业中的标准实践，各种部件没有按比例绘制并且仅被用于示意性目的。实 际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0042] 图1为示出根据本发明的各个方面制造半导体器件的方法的流程图；
[0043] 图2示出了根据本发明的各个方面包括半导体衬垫的半导体器件的俯视图；以及 [0044] 图3至图11为根据本发明的各个实施例的处于各个制造阶段的半导体器件的截 面图。
【具体实施方式】
[0045] 应当理解，为了实施本公开的不同特征，以下公开提供了许多不同的实施例或示 例。下面描述了元件和布置的特定示例以简化本公开。当然这些仅仅是示例而不旨在限制。 例如，在以下描述中第一部件形成在第二部件上方或第二部件上可包括第一和第二部件被 形成为直接接触的实施例，并且还可以包括在第一和第二部件之间形成附加部件使得第一 和第二部件可以不直接接触的实施例。此外，本公开可在各个示例中重复参考标号和/或 字母。该重复是为了简明和清楚的目的，而且其本身没有规定所讨论的多个实施例和/或 结构之间的关系。
[0046] 参照图1，示出了根据本发明的各个方面制造半导体器件的方法100的流程图。方 法100在提供衬底的步骤102处开始。方法100继续至步骤104,其中，鳍结构形成为从该 衬底的主要表面突出，鳍结构包括下部、上部及位于下部和上部之间的中部，其中鳍结构包 括具有第一晶格常数的第一半导体材料。方法I 00继续至步骤1〇6,其中，第二半导体材料 外延生长覆盖鳍结构，其中，第二半导体材料具有大于第一晶格常数的第二晶格常数。
[0047] 方法100继续至步骤108,其中，浅沟槽隔离（STI)区域形成为围绕第二半导体材 料。方法100继续至步骤110,其中，STI区域的第一部分凹进以暴露第二半导体材料的第 一部分。方法100继续至步骤112,其中，第二半导体材料的第一部分被去除以暴露上部。 方法100继续至步骤114,其中，STI区域的第二部分凹进以暴露第二半导体材料的第二部 分。
[0048] 方法100继续至步骤116,其中，对第二半导体材料的第二部分执行氧化工艺以形 成延伸到中部的相对两侧中的一对凹槽，其中，剩余的第二半导体材料形成半导体衬垫。下 面的讨论示出了能够根据图1的方法100制造的半导体器件的实施例。
[0049] 图2示出了根据本发明的各个方面的包括半导体衬垫230的半导体器件200的俯 视图。图3至图11为根据本发明的各个实施例的处于各个制造阶段的半导体器件200的 截面图。正如本发明中所使用的，术语半导体器件200指代鳍式场效应晶体管（FinFET)且 此后被称作FinFET 200。FinFET200指代任何基于鳍的、多栅极晶体管。其它晶体管结构 和类似结构位于本发明的考虑范围内。FinFET 200可被包括在微处理器、存储单元和/或 其它集成电路（IC)中。
[0050] 应注意的是，图1的方法并不产生完整的FinFET 200。完整的FinFET200可采用 互补金属氧化物半导体（CMOS)技术工艺进行制造。因此，应当理解，在图1的方法100之 前、期间和之后，可提供另外的工艺，并且一些其它工艺可仅在本文中简要描述