半导体器件及其制造方法
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年I月2日提交的韩国专利申请第10-2014-0000235号的优先权，其全部内容通过引用并入本文中。
技术领域
[0003]本发明的各种示例性实施例总体而言涉及电子器件，更具体而言，涉及半导体器件及其制造方法。
【背景技术】
[0004]非易失性存储器件即使在电源被切断时也保存已储存的数据。其中存储器单元以单层制造在硅衬底之上的二维存储器件已达到提高其集成度的物理极限。因此，已经提出了其中存储器单元在硅衬底之上沿垂直方向层叠的三维(3D)非易失性存储器件。
[0005]三维非易失性存储器件可以包括交替层叠的层间绝缘层和字线以及穿过其的沟道层，其中可以沿着沟道层来层叠存储器单元。此外，当制造三维非易失性存储器件时，可以以多个氧化物层和多个氮化物层可交替层叠的方式来形成层叠的字线，并且可以由多个导电层来替换所述多个氮化物层。
[0006]然而，用多个导电层来替换多个氮化物层可能是困难的，并且当由导电层来替换氮化物层时，相邻的层可能被破坏。因此，存储器件的特性可能劣化。
【发明内容】
[0007]本发明示例性实施例针对一种半导体器件以及一种用于制造所述半导体器件的方法，所述半导体器件易于制造并且相对于现有半导体器件具有改进的特性。
[0008]根据本发明的实施例的半导体器件可以包括:多个第一导电图案，其层叠在衬底上；虚设图案，其分别形成在所述第一导电图案中；第一阻挡图案，每个第一阻挡图案包围相应的第一导电图案，且部分地插入在相应的第一导电图案和相应的虚设图案之间；第二阻挡图案，每个第二阻挡图案包围相应的第一阻挡图案和相应的虚设图案；第二导电图案，其位于所述第一导电图案之上或之下；以及第三阻挡图案，其包围所述第二导电图案，其中，所述第二导电图案具有比所述第一导电图案更大的厚度。
[0009]根据本发明的实施例的半导体器件可以包括:存储器单元，其具有:第一沟道层、包围所述第一沟道层的侧壁的虚设图案、包围所述虚设图案的第一导电图案、包围所述第一导电图案且部分地插入在所述第一导电图案和所述虚设图案之间的第一阻挡图案、以及包围所述第一阻挡图案和所述虚设图案的第二阻挡图案；以及选择晶体管，其位于所述存储器单元之上或之下，且包括第二沟道层、包围所述第二沟道层的侧壁的第二导电图案、以及包围所述第二导电图案的第三阻挡图案。
[0010]根据本发明的实施例的制造半导体器件的方法可以包括:形成层叠结构，其包括第一材料层、位于所述第一材料层之上或之下的至少一个第二材料层、以及插入在所述第一材料层和所述第二材料层之间的第三材料层；形成穿过所述层叠结构的缝隙；通过经由所述缝隙去除所述第一材料层和所述第二材料层而形成第一开口和第二开口 ；在所述第一开口中形成第一牺牲图案；以及在形成有所述第一牺牲图案的所述第一开口中以及在所述第二开口中形成导电层，其中，所述第二材料层具有比所述第一材料层更大的厚度。
【附图说明】
[0011]图1A是图示根据本发明的实施例的半导体器件的立体图；
[0012]图1B是图示图1的放大区域A的立体图；
[0013]图1C是图示根据本发明的实施例的半导体器件的结构的截面图；
[0014]图2A至2H是用于图示根据本发明的实施例的制造半导体器件的方法的工艺流程的截面图；
[0015]图3是图示根据本发明的实施例的存储系统的配置的框图；
[0016]图4是图示根据本发明的实施例的存储系统的配置的框图；
[0017]图5是图示根据本发明的实施例的计算系统的配置的框图；以及
[0018]图6是图示根据本发明的实施例的计算系统的框图。
【具体实施方式】
[0019]下面将参照附图更详细地描述本公开的各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。在附图中，为了便于图示，部件的厚度和长度被夸大。在以下描述中，可能省略了已知的功能和组成的详细解释，以避免不必要地模糊本发明的主题。相似的附图标记在说明书和附图中表示相似的元件。
[0020]此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或经由另一个部件间接耦接。在本说明书中，只要未明确提及，单数形式可以包括复数形式，且反之亦然。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。
[0021]应当理解的是，本公开中的“在...上”和“在...之上”的含义应当以最广义的方式来解释，使得“在...上”不仅表示“直接在...上”，而且也表示在具有中间特征或中间层的情况下在某物上，以及“在...之上”不仅表示直接在顶部，而且也表示在具有中间特征或中间层的情况下在某物的顶部。
[0022]图1A是图示根据本发明的实施例的半导体器件的立体图。图1B是图示图1A中的放大区域A的立体图。
[0023]如图1A所示，根据实施例的半导体器件可以包括层叠结构ST。每个层叠结构ST可以包括层叠在不同的平面上的多个第一导电层Cl和形成在所述第一导电层Cl之上或之下的至少一个第二导电层C2。例如，第一导电层Cl可以是存储器单元的栅电极，以及第二导电层C2可以是选择晶体管的栅电极。绝缘层13可以插入在第一导电层Cl和第二导电层C2之间。另外，每个层叠结构ST的侧壁可以是阶梯式的。
[0024]第一缝隙SLl可以位于层叠结构ST之间。此外，每个层叠结构ST可以在与第一缝隙SLl分开的中心区域中进一步包括牺牲层11。牺牲层11可以耦合到第一导电层Cl或第二导电层C2。第一导电层Cl和第二导电层C2可以位于层叠结构ST的经由第一缝隙SLl暴露出的侧壁上，即，在其边缘区域中，而牺牲层11可以位于层叠结构ST的中心区域中。
[0025]此外，半导体器件可以进一步包括至少一个第二缝隙SL2，以及穿过层叠结构ST的沟道层CH。第一缝隙SLl和第二缝隙SL2可以利用绝缘层来填充。
[0026]如图1B所示，第一导电层Cl和第二导电层C2可以具有不同的结构。例如，每个第一导电层Cl可以包括第二阻挡图案17、牺牲图案(或虚设图案)15、第一阻挡图案16以及第一导电图案19。在每个第一导电层Cl的牺牲图案15中可以形成有接缝(seam) S。此夕卜，第二导电层C2可以包括第三阻挡图案14A和14B以及第二导电图案18。
[0027]第二导电层C2可以具有比第一导电层Cl更大的厚度(Tl < T2)。此外，第二导电层C2可以具有比第一导电层Cl更大的宽度(Wl < W2)。例如，第3-1阻挡图案14A可以具有与第二阻挡图案17大体相同的厚度，第3-2阻挡图案14B可以具有与第一阻挡图案16大体相同的厚度，第二导电图案18可以具有比第一导电图案19更大的厚度。此处，用语“大体相同”包括制造误差范围。
[0028]根据如上述来构造的半导体器件，第一导电层Cl和第二导电层C2可以具有不同的结构。更具体地，由于具有不同厚度的第一导电层Cl和第二导电层C2由不同的结构形成，可以在没有空隙的情况下形成第一导电图案19和第二导电图案18。
[0029]图1C是图示根据本发明的实施例的半导体器件的结构的截面图。
[0030]如图1C中所示，每个存储器单元MC可以包括沟道层CH、存储器层1、第一导电图案19、牺牲图案15、第一阻挡图案16和第二阻挡图案17。牺牲图案15和第一导电图案19可以具有包围沟道层CH的侧壁的圆筒形结构。第一导电图案19可以包围牺牲图案15。也就是，牺牲图案15可以位于第一导电图案19中。第一阻挡图案16可以包围第一导电图案19并且部分地插入在第一导电图案19和牺牲图案15之间。第二阻挡图案17可以包围牺牲图案15并且部分地插入在沟道层CH和牺牲图案15之间。例如，第二阻挡图案17可以延伸以包围第一阻挡图案16。第二阻挡图案17可以包围牺牲图案15和与其相对应的第一阻挡图案16。此外，存储器层I可以插入在沟道层CH和第二阻挡图案17之间。沟道层CH可以包括开放的中心区域、完全填充的中心区域、或它们的组合。绝缘层3可以形成在沟道层CH的开放的中心区域中。
[0031]选择晶体管STT可以包括沟道层CH、第二导电图案18和第三阻挡图案14。第二导电图案18可以具有包围沟道层CH的侧壁的圆筒形结构。第三阻挡图案14可以包围第二导电图案18并且包括第3-1阻挡层14A和第3-2阻挡层14B。此外，选择晶体管STT可以进一步包括插入在沟道层CH和第三阻挡图案14之间的栅绝缘层。例如，存储器层I可以用作选择晶体管STT的栅绝缘层。
[0032]如上述来构造的半导体器件可以包括具有不同结构的选择晶体管STT和存储器单元MC的栅电极。
[0033]图2A至2H是图示根据本发明的实施例的制造半导体器件的方法的截面图。
[0034]如图2A所示，可以通过层叠第一材料层21和至少