沟槽型超级结器件的制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结器件的制造方法。
【背景技术】
[0002]通过深沟槽(trench)工艺制作超级结器件时，深沟槽的形貌至关重要。但是由于刻蚀工艺的限制，一般可获得的深沟槽形貌较差，侧壁角度较小。在沟槽较浅时，影响较小，但是在沟槽宽度也即对应的特征尺寸(⑶，Critical Dimens1n)小至5μηι以内，深达到40 ym以上时，沟槽斜角带来的顶部宽度(Top⑶)和底部宽度(Bottom⑶)的差异将会很大。对于器件反向击穿电压的提升非常不利。如图1所示，是现有方法形成的沟槽型超级结器件的结构示意图；
[0003]在半导体衬底如娃衬底101上形成有外延层如娃外延层102，采用硬掩膜层103之间一次性对外延层102进行刻蚀形成沟槽104。以工艺能够将沟槽104的侧壁角度控制在88度，沟槽104的深度为40 μ m为例，当Top CD为4 μ m时，Bottom CD仅为1.2 μ m。由于Top CD和Bottom CD实际差异太大，超级结在沟槽104顶部和底部难以同时取得电荷平衡，严重影响器件的反向击穿电压。
[0004]另外，通过深沟槽工艺制作超级结器件时，深沟槽的，深宽比较大，沟槽较深时，深沟槽刻蚀和外延层(EPI)填充的工艺难度均大幅上升。深沟槽较深时，晶圆(wafer)面内深度的均匀性变差，外延填充(EPI Filling)时间和难度均大幅增加，对于设备能力和产能均有很大影响。
[0005]正是由于这些限制，采用现有深沟槽工艺方法很难制作节距(Pitch)进一步缩小、导通电阻(RSP)更低以及性能更优的器件，也难以制作800V以上反向击穿电压的超级结器件。其中节距为沟槽的宽度和间距的和。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种沟槽型超级结器件的制造方法，能降低沟槽的顶部和底部的宽度差异，提高沟槽的面内均匀性，提高沟槽的深宽比，降低沟槽的宽度和节距，能提高超级结器件的反向击穿电压和降低导通电阻从而提高超级结器件的性能，同时采用现有设备和工艺就能实现，从而能最大化利用现有设备及现有工艺，使得整个平台的产品线可以快速多样化。
[0007]为解决上述技术问题，本发明提供的沟槽型超级结器件的制造方法包括如下步骤:
[0008]步骤一、根据沟槽型超级结器件的反向击穿电压和导通电阻的要求确定超级结的沟槽所需的宽度、深度和间距；根据生产线的设备和工艺的能力和所需的所述沟槽的宽度确定采用一次光刻刻蚀和填充工艺时所需的所述沟槽的宽度所对应的单次工艺深度的最大值，所述单次工艺深度的最大值要求能保证所述沟槽的顶部宽度和底部宽度之间的差异使所述沟槽型超级结器件的反向击穿电压的降低值减少到要求的范围。
[0009]步骤二、提供一表面形成有第一导电类型的底层外延层的半导体衬底，在所述底层外延层表面形成第一硬掩膜层。
[0010]步骤三、采用光刻工艺形成第一光刻胶图形定义出所述沟槽的形成区域，所述沟槽的宽度和间距由步骤一确定；以所述第一光刻胶图形为掩膜，利用干法刻蚀工艺对所述第一硬掩膜层进行刻蚀并将所述沟槽形成区域打开，之后去除所述第一光刻胶图形。
[0011]步骤四、以所述第一硬掩膜层为掩膜对所述沟槽形成区域的所述底层外延层进行刻蚀形成底层沟槽，所述底层沟槽作为所述沟槽的一部分，所述底层沟槽的深度小于等于所述单次工艺深度的最大值。
[0012]步骤五、去除所述第一硬掩膜层，采用外延生长工艺形成具有第二导电类型的第一填充外延层将所述底层沟槽填充，之后采用化学机械研磨工艺将所述底层外延层表面的所述第一填充外延层去除并使剩余的所述第一填充外延层仅填充于所述底层沟槽中，由填充于所述底层沟槽中的所述第一填充外延层和各所述底层沟槽之间的所述底层外延层形成交替排列的底层超级结结构。
[0013]步骤六、形成有所述底层超级结结构的所述底层外延层表面形成零层对准标记。
[0014]步骤七、在所述底层外延层表面形成具有第一导电类型的顶层外延层，所述顶层外延层的厚度小于等于所述单次工艺深度的最大值。
[0015]步骤八、在所述顶层外延层表面形成第二硬掩膜层。
[0016]步骤九、以所述零层对准标记为对准条件，采用光刻工艺形成第二光刻胶图形定义出所述沟槽的形成区域；以所述第二光刻胶图形为掩膜，利用干法刻蚀工艺对所述第二硬掩膜层进行刻蚀并将所述沟槽形成区域打开，之后去除所述第二光刻胶图形。
[0017]步骤十、以所述第二硬掩膜层为掩膜对所述沟槽形成区域的所述顶层外延层进行刻蚀形成顶层沟槽，所述顶层沟槽作为所述沟槽的一部分、且所述顶层沟槽和其底部的所述底层沟槽对准并接触连接层一整体。
[0018]步骤十一、去除所述第二硬掩膜层，采用外延生长工艺形成具有第二导电类型的第二填充外延层将所述顶层沟槽填充，之后采用化学机械研磨工艺将所述顶层外延层表面的所述第二填充外延层去除并使剩余的所述第二填充外延层仅填充于所述顶层沟槽中，由填充于所述顶层沟槽中的所述第二填充外延层和各所述顶层沟槽之间的所述顶层外延层形成交替排列的顶层超级结结构。
[0019]步骤十二、确认由所述底层超级结结构和所述顶层超级结结构叠加形成的超级结结构的深度是否为步骤一中确认的所述沟槽所需深度，如果是则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为最终的超级结结构；如果不是，则由所述底层超级结结构和所述顶层超级结结构的叠加结构作为新的底层超级结结构，由所述底层外延层和所述顶层外延层的叠加结构作为新的底层外延层，重复步骤六至步骤十一的形成新的顶层超级结结构。
[0020]进一步的改进是，所述半导体衬底为娃衬底。
[0021]进一步的改进是，所述底层外延层和所述顶层外延层都为硅外延层。
[0022]进一步的改进是，所述第一填充外延层为硅外延层，所述第二填充外延层为硅外延层。
[0023]进一步的改进是，所述沟槽型超级结器件的反向击穿电压为800V以上。
[0024]进一步的改进是，所述单次工艺深度的最大值为15微米至50微米。
[0025]进一步的改进是，步骤二中所述底层外延层的厚度为15微米至50微米，步骤七中所述顶层外延层的厚度为15微米至50微米。
[0026]进一步的改进是，所述第一硬掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成。
[0027]进一步的改进是，所述第一氧化层为热氧化层。
[0028]进一步的改进是，所述第一氧化层的厚度为100埃至2000埃，所述第二氮化层的厚度为100埃至1500埃，所述第三氧化层的厚度为0.5微米至3微米。
[0029]进一步的改进是，步骤四的刻蚀工艺后所述第一硬掩膜层的所述第三氧化层所保留的厚度为初始厚度的一半以上。
[0030]进一步的改进是，所述第二硬掩膜层由第四氧化层、第五氮化层和第六氧化层叠加而成。
[0031]进一步的改进是，所述第四氧化层为热氧化层。
[0032]进一步的改进是，所述第四氧化层的厚度为100埃至2000埃，所述第五氮化层的厚度为100埃至1500埃，所述第六氧化层的厚度为0.5微米至3微米。
[0033]进一步的改进是，步骤十的刻蚀工艺后所述第二硬掩膜层的所述第六氧化层所保留的厚度为初始厚度的一半以上。
[0034]进一步的改进是，步骤五中采用湿法工艺去除所述第一硬掩膜层，步骤十一中采用湿法工艺去除所述第二硬掩膜层。
[0035]进一步的改进是，在步骤六形成所述零层