一种非对称超结mosfet结构及其制作方法
【技术领域】
[0001]本发明属于半导体技术领域，涉及一种非对称超结MOSFET结构及其制作方法。
【背景技术】
[0002]VDM0SFET(高压功率M0SFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDM0SFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
[0003]超结MOSFET具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
[0004]请参阅图1及图2，分别显示为常规的高压超结MOSFET结构(以下简称HV-M0S)及低压超结MOSFET结构(以下简称低压LV-M0S)。如图1所示，高压超结MOSFET包括N型重掺杂衬底101、N型轻掺杂外延层102及形成于所述N型轻掺杂外延层102中的P柱103和P型体区104，所述N型轻掺杂外延层102表面形成有栅氧化层105及多晶硅栅极106 ;图1中还示出了每一段沟道区的长度I。如图2所示，低压超结MOSFET包括形成于N型外延层中的多晶硅柱107及多晶硅栅极108。HV-MOS和LV-MOS都是在N型外延层上通过一定的工艺方式，形成一个纵向的沟槽结构，这样可以在器件耐压的同时，极大地降低导通电阻，提尚器件性能。
[0005]但是高压MOS管和低压MOS管在器件结构和工艺方法上又有很多不同点:
[0006]I)器件横向尺寸上，HV-MOS的原胞尺寸(pitch) —般在十几微米，而LV-MOS的pitch 一般只有几微米。在相同的芯片面积上，LV-MOS的原胞密度会比HV-MOS高出很多，所以低压器件对于工艺特征尺寸和光刻对准精度等要求更高，难度更大。
[0007]2)器件纵向尺寸上，HV-MOS的N型外延层厚度和沟槽深度一般有几十微米，而LV-MOS会在几个微米。对于引入的这样一个深槽结构，其深度越深，工艺难度越大，所以高压器件更加依赖于沟槽的深度和工艺；
[0008]3)沟槽的实现工艺上，HV-MOS的P柱(Ppillar-trench)是由P型杂质构成的，在N型外延层上首先利用深槽刻蚀工艺直接挖出沟槽结构，然后外延生长P型杂质层。而LV-MOS的多晶硅柱是由二氧化硅层和多晶硅层构成的，在N型外延层中挖出沟槽，然后热生长二氧化硅介质层，在进行多晶硅的淀积，形成所需的多晶硅柱。
[0009]在超结MOSFET尺寸缩小的趋势下，沟道长度也在缩短，甚至会进入亚微米区，短沟道效应越来越明显，对器件特性产生不良影响。
[0010]因此，提供一种非对称超结MOSFET结构及其制作方法以解决上述问题实属必要。
【发明内容】
[0011]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非对称超结MOSFET结构及其制作方法，用于解决现有技术中随着器件尺寸的缩小，高压超结MOSFET面临沟道长度缩短，导致明显的短沟道效应的问题。
[0012]为实现上述目的及其他相关目的，本发明提供一种非对称超结MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有第一 P柱及第二 P柱，其中:
[0013]所述第一 P柱上部形成有P型体区，且所述P型体区朝所述第二 P柱方向延伸，并与所述第二 P柱之间具有预设距离；
[0014]所述N型轻掺杂外延层表面形成有栅极结构，所述栅极结构位于所述第一 P柱及第二 P柱之间，且所述栅极结构的第一端重叠于所述P型体区之上；所述P型体区与所述多晶硅栅极重叠的部分作为沟道区。
[0015]可选地，所述沟道区的长度为I?2微米。
[0016]可选地，所述栅极结构与所述第二 P柱不相连。
[0017]可选地，所述第一 P柱及第二 P柱的深度为30?60微米。
[0018]可选地，所述第一 P柱及第二 P柱为P型单晶硅。
[0019]可选地，所述P型体区中还形成有N型重掺杂源区及P型重掺杂接触区；所述N型重掺杂源区及P型重掺杂接触区与器件表面的源极金属层接触；所述源极金属层与所述栅极结构之间通过绝缘层隔离。
[0020]可选地，所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。
[0021]本发明还提供一种非对称超结MOSFET结构的制作方法，包括以下步骤:
[0022]提供一自下而上依次包括N型重掺杂衬底及N型轻掺杂外延层的半导体基片，在所述N型轻掺杂外延层上部进行注入和扩散，形成P型体区；
[0023]进行刻蚀，在所述N型轻掺杂外延层中形成第一沟槽及第二沟槽，其中，所述第一沟槽贯穿所述P型体区并往所述N型轻掺杂外延层底部方向延伸，且未贯穿所述N型轻掺杂外延层；所述第二沟槽与所述第一沟槽平行排列，且与所述P型体区之间具有预设距离；
[0024]在所述第一沟槽及第二沟槽中填充P型半导体层，形成第一 P柱及第二 P柱；
[0025]在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于所述第一 P柱及第二 P柱之间，且所述栅极结构的第一端重叠于所述P型体区之上；所述P型体区与所述多晶硅栅极重叠的部分作为沟道区。
[0026]可选地，所述沟道区的长度为I?2微米。
[0027]可选地，在所述N型轻掺杂外延层表面形成栅极结构之后，还包括以下步骤:
[0028]在所述P型体区中进行源区注入，形成N型重掺杂源区；
[0029]在所述N型轻掺杂外延层表面生长覆盖所述栅极结构的绝缘层，并在所述第一 P柱及第二 P柱上方分别形成贯穿所述绝缘层的接触孔，然后进行孔注入，分别在所述P型体区上部及所述第二 P柱上部得到P型重掺杂接触区，其中，位于所述P型体区中的P型重掺杂接触区邻接所述N型重掺杂源区；
[0030]在所述绝缘层表面形成源极金属层，所述源极金属层填充进所述接触孔并与所述N型重掺杂源区及P型重掺杂接触区接触；所述源极金属层与所述栅极结构之间通过所述绝缘层隔离。
[0031]如上所述，本发明的非对称超结MOSFET结构及其制作方法，具有以下有益效果:本发明采用非对称超结MOSFET结构，每个晶体管单元中，沟道仅位于一侧，可以提高沟道长度，获得更好的器件特性，且工艺上与常规对称型超结MOS完全兼容。
【附图说明】
[0032]图1显示为现有技术中高压超结MOSFET的结构示意图。
[0033]图2显示为现有技术中低压超结MOSFET的结构示意图。
[0034]图3?图4显示为本发明的非对称超结MOSFET结构的结构示意图。
[0035]图5显示为本发明的非对称超结MOSFET结构的制作方法中在所述N型轻掺杂外延层上部进行注入和扩散，形成P型体区的示意图。
[0036]图6显示为本发明的非对称超结MOSFET结构的制作方法中进行刻蚀，在所述N型轻掺杂外延层中形成第一沟槽及第二沟槽的示意图。
[0037]图7显示为本发明的非对称超结MOSFET结构的制作方法中在所述第一沟槽及第二沟槽中填充P型半导体层，形成第一 P柱及第二 P柱的示意图。
[0038]图8显示为本发明的非对称超结MOSFET结构的制作方法中在所述N型轻掺杂外延层表面形成栅极结构，并在所述P型体区中进行源区注入，形成N型重掺杂源区的示意图。
[0039]图9显示为本发明的非对称超结MOSFET结构的制作方法中形成绝缘层、接触孔、P型重掺杂接触区及源极金属层的示意图。
[0040]元件标号说明
[0041]101，201N型重掺杂衬底
[0042]102，202N型轻掺杂外延层
[0043]103P 柱
[0044]104，205P 型体区
[0045]105,206栅氧化层
[0046]106,108,207 多晶硅栅极
[0047]107多晶硅柱
[0048]203第一 P 柱
[0049]204第二 P 柱
[0050]208N型重掺杂源区
[0051]209P型重掺杂接触区
[0052]210源极金属层
[0053]211绝缘层
[0054]212第一沟槽
[0055]213第二沟槽
[0056]214接触孔
【具体实施方式】
[0057]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0058]请参阅图3至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0059]实施例一
[0060]本发明提供一种非对称超结MOSFET结构，请参阅图3，显示为该结构的示意图，包括至少一个晶体管单元，所述晶体管单元包括N型重掺杂衬底201及形成于所述N型重掺杂衬底201上的N型轻掺杂外延层202 ;所述N型轻掺杂外延层202中形成有第一 P柱203及第二 P柱204，其中:
[0061]所述第一 P柱203上部形成有P型体区205，且所述P型体区205朝所述第二 P柱204方向延伸，并与所述第二 P柱204之间具有预设距离；
[0062]所述N型轻掺杂外延