5，执行步骤S1:提供一 N型重掺杂衬底201，在所述N型重掺杂衬底201上形成N型轻掺杂外延层202，并在位于元胞区I的N型轻掺杂外延层202上部进行注入和扩散，形成至少一对P型体区204。外延及注入扩散工艺为本领域的公知常识，具体工艺步骤此处不再赘述。
[0100]然后请参阅图6，执行步骤S2:在所述N型轻掺杂外延层202上形成一硬掩膜层208，并在位于元胞区I及终端区II的硬掩膜层208中分别形成若干暴露出所述N型轻掺杂外延层202的开口 209 ;其中，位于元胞区I的所述开口 209位于所述P型体区204上方。
[0101]本实施例中，所述硬掩膜层208包括但不限于氧化硅，可通过光刻、显影等常规半导体工艺在所述硬掩膜层208中形成所述开口 209。
[0102]接着请参阅图7，执行步骤S3:在所述硬掩膜层208表面形成覆盖所述元胞区I的掩蔽层210，然后对所述终端区II进行刻蚀，将位于所述终端区II并被所述开口 209暴露的所述N型轻掺杂外延层202往下刻蚀预设深度。
[0103]所述掩蔽层210包括但不限于光刻胶，本实施例中，优选采用光刻胶作为掩蔽层，可直接通过光刻、显影得到所述掩蔽层210。
[0104]再请参阅图8，执行步骤S4:去除所述掩蔽层210，以所述硬掩膜层208为掩膜板，对所述N型轻掺杂外延层202进行刻蚀，形成若干元胞区沟槽211及若干终端区沟槽212 ;其中，所述终端区沟槽212的深度大于所述元胞区沟槽211的深度。
[0105]具体的，采用等离子体刻蚀形成所述元胞区沟槽211及所述终端区沟槽212，由于所述硬掩膜层208中位于终端区II的开口内的N型轻掺杂外延层202已预先被刻蚀预设深度，在同等刻蚀条件下，最终得到的终端区沟槽212的深度必然大于元胞区沟槽211的深度。所述终端区沟槽212与所述元胞区沟槽211的深度差可通过调整所述步骤S3中刻蚀的预设深度来进行调整。本实施例中，所述预设深度为I?5 μ m，从而最终形成的终端区沟槽212与所述元胞区沟槽211的深度差也为I?5μπι。
[0106]接着请参阅图9，执行步骤S5:在所述元胞区沟槽211及所述终端区沟槽212中填充P型半导体层，得到元胞区P柱203及终端区P柱207。
[0107]具体的，采用外延工艺生长所述P型半导体层，所述P型半导体层的材料为P型单晶硅。需要指出的是，填充于所述元胞区沟槽211及所述终端区沟槽212顶部的P型半导体层亦复作为P型体区的一部分。
[0108]最后请参阅图3，执行步骤S6:在所述N型轻掺杂外延层202表面形成栅极结构；所述栅极结构位于一对元胞区P柱203之间，且所述栅极结构两端分别与一对P型体区204接触。
[0109]具体的，首先在器件表面生长栅氧化层205、淀积多晶硅栅极206，并进行刻蚀，得到所述栅极结构。
[0110]进一步的，在所述N型轻掺杂外延层表面形成栅极结构之后，还可以继续在所述P型体区204中进行源区注入，形成N型重掺杂源区；在所述N型轻掺杂外延层202表面生长覆盖所述栅极结构的绝缘层，并进行孔刻蚀及孔注入，得到接触孔及位于接触孔底部的P型重掺杂接触区，所述P型重掺杂接触区形成于所述P型体区204中并邻接所述N型重掺杂源区；在所述绝缘层表面形成源极金属层，所述源极金属层填充进所述接触孔并与所述N型重掺杂源区及P型重掺杂接触区接触；所述源极金属层与所述栅极结构之间通过所述绝缘层隔离。
[0111]至此，制作得到了本发明的超结MOSFET终端结构，本发明的超结MOSFET终端结构的制作方法与CMOS工艺兼容，工艺步骤简单易行，可以制作出性能优异的高压超结MOSFET终端结构。
[0112]实施例三
[0113]本发明还提供超结MOSFET终端结构的第二种制作方法，请参阅图10，该方法包括以下步骤:
[0114]S1:提供一 N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
[0115]S2:在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口 ；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；其中，位于元胞区的所述开口位于所述P型体区上方；
[0116]S3:在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
[0117]S4:去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
[0118]S5:在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
[0119]S6:在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
[0120]首先请参阅图5，执行步骤S1:提供一 N型重掺杂衬底201，在所述N型重掺杂衬底201上形成N型轻掺杂外延层202，并在位于元胞区I的N型轻掺杂外延层202上部进行注入和扩散，形成至少一对P型体区204。
[0121]然后请参阅图11，执行步骤S2:在所述N型轻掺杂外延层202上形成一硬掩膜层208，并在位于元胞区I及终端区II的硬掩膜层208中分别形成若干开口 209 ;所述开口 209未贯穿所述硬掩膜层208，所述开口 209底部残留有预设厚度的硬掩膜层；其中，位于元胞区I的所述开口 209位于所述P型体区204上方。
[0122]具体的，所述硬掩膜层208优选采用氧化硅，通过控制刻蚀速率或刻蚀时间等工艺参数，使得所述预设厚度为1000?5000埃。
[0123]接着请参阅图12，执行步骤S3:在所述硬掩膜层208表面形成覆盖所述元胞区I的掩蔽层210，然后对所述终端区II进行刻蚀，将位于所述终端区II的所述开口 209底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层202。所述掩蔽层210优选采用光刻胶，可以保护位于所述元胞区I中的所述开口 209不被刻蚀。
[0124]再请参阅图8，执行步骤S4:去除所述掩蔽层210，以所述硬掩膜层208为掩膜板，对所述N型轻掺杂外延层202进行刻蚀，形成若干元胞区沟槽211及若干终端区沟槽212 ;其中，所述终端区沟槽212的深度大于所述元胞区沟槽211的深度。
[0125]具体的，采用常规等离子体刻蚀法形成所述元胞区沟槽211及所述终端区沟槽212，由于位于元胞区I的所述开口未被刻通，残留1000?5000埃，在沟槽刻蚀过程中，由于等离子体对氧化硅和硅有一定的选择比，有氧化硅的部分刻蚀速率比较慢，因此，最终形成的终端区沟槽212的深度要比元胞区沟槽211的深度大。可以通过控制上述步骤S2中开口底部残留的硬掩膜层的厚度将所述终端区沟槽212与所述元胞区沟槽211的深度差调整到合适的值，如I?5 μ m。
[0126]再请参阅图9及图3，执行与实施例三基本相同的步骤S5?S6:在所述元胞区沟槽211及所述终端区沟槽212中填充P型半导体层，得到元胞区P柱203及终端区P柱207 ;在所述N型轻掺杂外延层202表面形成栅极结构；所述栅极结构位于一对元胞区P柱203之间，且所述栅极结构两端分别与一对P型体区204接触。
[0127]实施例四
[0128]本发明还提供超结MOSFET终端结构的第三种制作方法，请参阅图13，显示为该方法的工艺流程图，包括以下步骤:
[0129]S1:提供一 N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
[0130]S2:分两步刻蚀，分别在位于元胞区的N型轻掺杂外延层中形成若干元胞区沟槽，在位于终端区的N型轻掺杂外延层中形成若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区