半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]这里通过参考并入2014年I月10日提交的日本专利申请N0.2014-003504的全部公开内容，包括说明书、附图和摘要。
技术领域
[0003]本发明涉及半导体器件。其涉及可有效地应用于如下半导体器件的技术，该半导体器件包括例如以MOSFET (金属氧化物半导体场效应晶体管)为代表的功率半导体元件。
【背景技术】
[0004]在日本未审专利公开N0.2001-94098(专利文献I)中，描述了一种控制用于在使用碳化硅(SiC)作为构成材料的MOSFET中引起雪崩击穿的位置的技术。具体而言，在专利文献I中，外延层的表面层部分掺杂有作为不活跃离子种类的碳(C)并且掺杂有作为导电杂质的硼(B)，由此以形成高浓度深基底层；因而，在高浓度深基底层处引起雪崩击穿。
[0005]日本未审专利公开N0.7-58328(专利文献2)描述了下列技术:在元件区域的内部中形成具有宽带隙的P型SiC层，该元件区域中形成有用作硅构成材料的IGBT。
[0006]在非专利文献I中，引入了给定pn结的击穿电压的近似表达，用于在以M0SFET、IGBT(绝缘栅双极晶体管)和二极管为代表的器件中使用。
[0007]美国专利N0.5，441,901(专利文献3)描述了以下内容:通过待掺杂到硅中的碳的浓度，可以将带隙设定成小于硅的带隙或者可以将带隙设定成高于硅的带隙。
[0008]专利文献
[0009][专利文献I]日本未审专利公开N0.2001-94098
[0010][专利文献2]日本未审专利公开N0.7-58328
[0011][专利文献3]美国专利N0.5，441，901
[0012]非专利文献
[0013][非专利文献 I] S.a.G.Gibbons, "Avalanche Breakdown voltage of abrupt andlinearly graded p_n junct1ns in Ge,Si,GaAsj and Gap^j 1966.
【发明内容】
[0014]使用例如以功率MOSFET或IGBT为代表的功率半导体元件作为用于驱动负载的切换元件。当负载包括电感时，功率半导体元件的截止由于电感而引起反向电动势。由反向电动势引起的电压施加到功率半导体元件。在这种情况下，功率半导体元件被施加有等于或大于电源电压的电压。当电压超过雪崩击穿电压时，雪崩击穿现象出现在功率半导体元件中，所以雪崩电流从中流过。当雪崩电流超过功率半导体元件的雪崩耐量(可允许电流量)时，功率半导体元件被击穿。雪崩耐量表示直到通过雪崩击穿现象引起击穿为止流过的雪崩电流的可允许电流量。当在功率半导体元件中出现雪崩电流的局部电流集中时，超出雪崩耐量。结果，功率半导体元件变得更可能被击穿。
[0015]由此，为了提高功率半导体元件的可靠性，期望充分考虑功率半导体元件的器件结构，使得最小化雪崩电流的局部电流集中并防止雪崩电流超出雪崩耐量。
[0016]例如，在包括形成在其中的功率半导体元件的半导体芯片中，通常存在其中形成功率半导体元件的单元区域(cell reg1n)和围绕单元区域的外侧的外围区域。这里，关注雪崩击穿电压。从防止功率半导体元件的击穿的角度而言，期望的是，外围区域的雪崩击穿电压高于单元区域的雪崩击穿电压。这是由于以下造成的:与当在单元区域中引起雪崩击穿现象时相比，当在外围区域中出现雪崩击穿现象时雪崩电流更加局部地集中；因此超出雪崩耐量，这使得功率半导体元件更可能被击穿。
[0017]然而，在实际器件结构的情况下，即使在比单元区域的雪崩击穿电压更低的电压下，雪崩击穿也可能出现在外围区域中。因此，为了有效地防止由于功率半导体元件中的雪崩击穿现象造成功率半导体元件的击穿，以及为了提高包括功率半导体元件的半导体器件的可靠性，需要精细设计的配置来防止在雪崩击穿现象出现在单元区域中之前雪崩击穿现象出现在外围区域中。即，需要精细设计以设定外围区域中的雪崩击穿电压高于单元区域中的雪崩击穿电压。
[0018]从本说明书的描述和附图中将明白其它目的和新颖特征。
[0019]在一个实施例的半导体器件中，在由外围区域围绕的单元区域中形成具有比外延层的带隙更小的带隙的低带隙区域。
[0020]此外，在另一实施例的半导体器件中，在围绕单元区域的外围区域中的比预定深度更浅的区域中，形成具有比外延层的带隙更大的带隙的高带隙区域。
[0021]根据一个实施例，可以提高包括功率半导体元件的半导体器件的可靠性。
【附图说明】
[0022]图1是示出第一实施例的半导体芯片的平面配置的示意图；
[0023]图2是沿图1的线A-A截取的横截面图；
[0024]图3是示出制造步骤期间的第一实施例的半导体器件的横截面图；
[0025]图4是示出图3之后的制造步骤期间的半导体器件的横截面图；
[0026]图5是示出图4之后的制造步骤期间的半导体器件的横截面图；
[0027]图6是示出图5之后的制造步骤期间的半导体器件的横截面图；
[0028]图7是示出图6之后的制造步骤期间的半导体器件的横截面图；
[0029]图8是示出图7之后的制造步骤期间的半导体器件的横截面图；
[0030]图9是示出图8之后的制造步骤期间的半导体器件的横截面图；
[0031]图10是示出图9之后的制造步骤期间的半导体器件的横截面图；
[0032]图11是示出图10之后的制造步骤期间的半导体器件的横截面图；
[0033]图12是示出图11之后的制造步骤期间的半导体器件的横截面图；
[0034]图13是示出图12之后的制造步骤期间的半导体器件的横截面图；
[0035]图14是示出图13之后的制造步骤期间的半导体器件的横截面图；
[0036]图15是示出第二实施例的半导体器件的配置的横截面图；
[0037]图16是示出制造步骤期间的第二实施例的半导体器件的横截面图；
[0038]图17是示出图16之后的制造步骤期间的半导体器件的横截面图；
[0039]图18是示出图17之后的制造步骤期间的半导体器件的横截面图；
[0040]图19是示出图18之后的制造步骤期间的半导体器件的横截面图；
[0041]图20是示出图19之后的制造步骤期间的半导体器件的横截面图；
[0042]图21是示出图20之后的制造步骤期间的半导体器件的横截面图；
[0043]图22是示出图21之后的制造步骤期间的半导体器件的横截面图；
[0044]图23是示出第三实施例的半导体器件的配置的横截面图；以及
[0045]图24是示出第四实施例的半导体芯片的平面配置的示意图。
【具体实施方式】
[0046]在下列实施例的描述中，为方便起见，必要时可以将实施例以多个划分的章节或实施例进行描述。但是，除非另外指出，否则这些划分的章节或实施例并非彼此无关，而是存在其中一个是另一个的部分或全部的修改示例、细节、补充说明等这样的关系。
[0047]在下列实施例中，当提及元件的数目等(包括数字、数值、数量、范围等)时，元件的数目不限于特定的数目，而是可以大于或小于特定数目，除非另外指出，或者除了其中数目原则上明显限于特定数目的情况，或者除非其它情况。
[0048]此外，在下列实施例中，自然理解到的是，构成元素(包括要素步骤等)并不总是必需的，除非另外指出，或者除了其中构成要素原则上明显认为必需的情况，或者除非其它情况。
[0049]类似地，在下列实施例中，当提及构成元件等的形状、位置关系等时，应理解到的是，它们包括与这些形状等基本类似或相似的形状等，除非另外指出，或者除非原则上明显另外考虑的情况，或者除非其它情况。这也适用于前述数值和范围。
[0050]而在所有用于描述下列实施例的附图中，原则上相同部件被给定相同的参考符号和标号，并且省略对其的重复描述。顺便提及，为便于理解附图，甚至在平面图中也可能提供阴影。
[0051]第一实施例
[0052]<第一实施例的基本构思>
[0053]例如，在以MOSFET、IGBT或二极管为代表的pn结器件中，形成pn结。pn结的击穿电压决定器件的击穿电压。
[0054]这里提及的pn结的击穿电压(BVdss)是指引起雪崩击穿现象的雪崩击穿电压。例如，以MOSFET为例。pn结的击穿电压定义为当在栅极电极和源极区域接地的情况下向漏极区域施加电压时出现雪崩击穿现象时的电压。
[0055]具体而言，雪崩击穿电压是当向pn结施加反向电压(待施加以使得增加在该结处形成的势皇的电压)时出现雪崩击穿现象时的电压。雪崩击穿现象是由于下列机制出现的现象。即，当反向电压施加到pn结时，在pn结处形成的耗尽层中，高电场下加速的电子和空穴与晶格撞击。在此步骤处，建立晶格部分之间的耦合的共价键断开，导致形成另一电子和空穴对(碰撞电离)。然后，新产生的电子-空穴对在高电场下也需要能量，并且与晶格撞击，由此产生又一个电子-空穴对。倍增现象增长，所以大电流流过耗尽层。该现象是雪崩击穿现象。
[0056]pn结的这种击穿电压由下面的(式I)近似。
[0057]Vb^ 60 X (E g/l.1)3/2 X (NB/1016)-3/4...(式 I)
[0058]其中Vb表示pn结的击穿电压，E g表示带隙，N!3表示杂质浓度。(式I)表明pn结的击穿电压与带隙的3/2次幂成正比且与杂质浓度的3/4次幂成反比。因而，pn结的击穿电压取决于带隙和杂质浓度。特别是，由于(式I)的幂的差异，带隙的变化比杂质浓度的变化更大程度地影响击穿电压。为此原因，在本第一实施例中，关注的是很大程度上影响pn结的击穿电压的带隙。然后，如从(式I)所见，带隙越大，Pn结的击穿电压越大。换言之，随着带隙减小，Pn结的击穿电压减小。这表明如下:为了改善pn结的击穿电压，期望增加带隙。
[0059]例如，如在
【发明内容】
的章节中所描述的，从提高功率半导体元件的可靠性的角度而言，期望的是，雪崩击穿现象不出现在外围区域中而出现在单元区域中。换言之，从基于雪崩击穿现象防止功率半导体元件的击穿的角度而言，期望的是，外围区域的雪崩击穿电压被设定成大于单元区域的雪崩击穿电压。
[0060]因而，在本第一实施例中，为了将外围区域的雪崩击穿电压设定成大于单元区域的雪崩击穿电压，关注(式I)所示的pn结的击穿电压和带隙之间的关系。具体而言，本第一实施例的基本构思在于，将单元区域的带隙设定成小于外围区域的带隙。换言之，本第一实施例的基本构思在于，将外围区域的带隙设定成大于单元区域的带隙。结果，外围区域的雪崩击穿电压变得大于单元区域的雪崩击穿电压。出于此原因，在雪崩击穿现象出现在外围区域中之前，雪崩击穿现象出现在单元区域中。换言之，根据本第一实施例的基本构思，可以不在其中雪崩电流局部集中的外围区域中，而在其中雪崩电流不像外围区域中那么集中的单元区域中，引起雪崩击穿现象。结果，根据本第一实施例的基本构思，可以有效地防止功率半导体元件由于雪崩击穿现象导致的击穿。这可以提高包括功率半导体元件的半导体器件的可靠性。
[0061 ] 然后，在本第一实施例中，进行精细设计以实现前述基本构思。以下，将对经过精细设计的本第一实施例的技术构思进行描述。
[0062]〈半导体器件的配置〉
[0063]在本第一实施例中，将通过以作为功率半导体元件的功率MOSFET为例给出描述。图1是示意性地示出作为本第一实施例中的半导体器件的构成元件的半导体芯片CHPl的平面配置的视图。如图1所示，本第一实施例的半导体芯片CHPl例如以矩形形状形成，并且具有单元区域CR和外围区域PER (端接区域)。然后，如图1所示，单元区域CR布置在外围区域PER的内部区域中。换言之，外围区域PER布置在单元区域CR的外侧区域中。换言之，可以这样说，以使得围绕单元区域CR的外侧的方式布置外围区域PER。相反地，也可以这样说，在由外围区域PER围绕的内部区域中布置单元区域CR。
[0064]在单元区域CR中，形成有例如用作切换元件的多个功率MOSFET。另一方面，在外围区域PER中，形成有例如由倾斜刻蚀外围的斜面结构、扩散环结构、场环结构和场板结构表示的外围结构。外围结构基于电场集中基本上使得雪崩击穿现象难以出现的设计构思而形成。如至此描述的，在本第一实施例的半导体芯片CHPl中，在包括中心区域的内部区域中形成多个功率M0SFET，并且在围绕内部区域的外侧区域中形成作为电场释放结构的外围结构。
[0065]然后，图2是沿着图1的线A-A截取的横截面图。如图2所示，在半导体芯片CHPl中，形成有单元区域CR和外围区域PER。
[0066]首先，将描述单元区域CR的器件结构。在图2中，在由包括η型杂质诸如磷(P)或砷(As)的硅形成的半导体衬底IS上方，形成有外延层EPI。外延层EPI由包括掺杂有η型杂质诸如磷(P)或砷(As)的硅作为主要组分的半导体层形成。半导体衬底IS和外延