层EPI形成功率MOSFET的漏极区域。
[0067]然后，以使得在外延层EPI中彼此间隔开的方式形成多个P柱区域PCR。每个P柱区域PCR形成为例如柱形，并且由掺杂有P型杂质诸如硼⑶的半导体区域形成。在此步骤处，外延层EPI插入在相互邻近的P柱区域PCR之间的局部区域可以称为η柱区域。即，在本第一实施例中，在半导体衬底IS上方的外延层EPI中，交替地布置多个P柱区域PCR和多个η柱区域。该结构称为超结结构。然后，在包括形成在其中的超结结构的外延层EPI的表面处，形成有元件部分。
[0068]具体而言，在本第一实施例的元件部分中，在外延层EPI的表面处形成与P柱区域PCR接触的沟道区域。源极区域SR以使得包括在沟道区域CH内部的方式形成。在此步骤处，沟道区域CH由掺杂有P型杂质诸如硼⑶的半导体区域形成。源极区域SR由掺杂有η型杂质诸如磷(P)或砷(As)的半导体区域形成。
[0069]然后，在插入于相互邻近的沟道区域CH之间的区域上方，形成有栅极绝缘膜G0X。在栅极绝缘膜GOX上方，形成有栅极电极GE。栅极绝缘膜GOX例如由氧化硅膜形成，但不限于此，并且也可以由例如介电常数高于氧化硅膜的高介电常数膜形成。此外，栅极电极GE由例如多晶硅膜形成。栅极电极GE以使得与源极区域SR对准的方式形成。而例如由氧化硅膜形成的层间绝缘膜IL以使得覆盖栅极电极GE的相对侧上的侧表面和顶表面的方式形成。
[0070]然后，在相互邻近的栅极电极GE之间且从层间绝缘膜IL露出的区域的表面中，形成有穿过源极区域SR且到达沟道区域CH的沟槽。在沟槽底部处，形成有体接触区域BC。体接触区域BC由掺杂有P型杂质诸如硼⑶的半导体区域形成。体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
[0071]随后，以使得填充包括在其底部处形成的体接触区域BC的沟槽以及使得在覆盖多个栅极电极GE的层间绝缘膜IL上方延伸的方式，形成源极电极SE，该源极电极SE由例如钛钨膜和铝膜形成的阻挡导体膜形成。结果，源极电极SE与源极区域SR电耦合，并且也经由体接触区域BC与沟道区域CH电耦合。
[0072]在此步骤处，体接触区域BC具有确保与源极电极SE欧姆接触的作用。体接触区域BC的存在使得在源极区域SR和沟道区域CH之间的电耦合建立在相同的电势。
[0073]因此，可以抑制寄生ηρη双极晶体管的导通操作，该寄生ηρη双极晶体管包括源极区域SR作为发射极区域、沟道区域CH作为基极区域、外延层EPI作为集电极区域。S卩，源极区域SR和沟道区域CH电耦合在相同的电势意味着，在寄生ηρη双极晶体管的发射极区域和基极区域之间不引起电势差。结果，可以抑制寄生ηρη双极晶体管的导通操作。
[0074]此外，在单元区域CR中，并且在与外围区域PER的边界区域的附近，经由栅极绝缘膜GOX在形成于外延层EPI中的沟道区域CH上方形成由与栅极电极GE同一层的多晶硅膜形成的栅极上拉部分GPU。然后，以使得覆盖栅极上拉部分GPU的相对侧上的侧壁和顶表面的方式，形成层间绝缘膜IL。在层间绝缘膜IL的一部分中，形成有开口，用于露出栅极上拉部分GPU的顶表面的一部分。然后，在包括该开口的内部的层间绝缘膜IL上方，形成有栅极上拉电极GPE。在这里，栅极上拉部分GPU与多个栅极电极GE电耦合。因而，施加到栅极上拉电极GPE的栅极电压经由栅极上拉部分GPU施加到多个栅极电极GE中的每个栅极电极GE。
[0075]以使得部分地覆盖源极电极SE和栅极上拉电极GPE的方式，形成例如由氧化硅膜形成的表面保护膜PAS。源极电极SE的部分区域和栅极上拉电极GPE的部分区域从表面保护膜PAS露出。以至此描述的方式，在单元区域CR中形成多个功率MOSFET。
[0076]随后，将对在单元区域CR外侧形成的外围区域PER的结构给出描述。如图2所示，如在单元区域CR中那样，同样在外围区域PER中，在半导体衬底IS上方形成有外延层EP1然后，在外延层EPI中以使得彼此间隔开的方式形成多个P柱区域PCR。此外，在外延层EPI的表面中，形成有从单元区域CR延伸的沟道区域CH。以使得包括在沟道区域CH内部的方式形成源极上拉区域SPR。此外，在外延层EPI的表面处，形成有多个电极个电极FFP由与形成在单元区域CR中的栅极电极GE处于同一层的多晶硅膜形成。
[0077]以使得覆盖多个电极FFP的相对侧上的侧壁和顶表面的方式，在外延层EPI上方形成层间绝缘膜IL。在层间绝缘膜IL中，以使得露出源极上拉区域SPR的方式形成开口。然后，在填充该开口并覆盖多个电极FFP的层间绝缘膜IL上方，形成有源极上拉电极SPE，源极上拉电极SPE由阻挡导体膜形成，阻挡导体膜由例如钛钨膜和铝膜形成。
[0078]然后，同样在外围区域PER中，以使得部分地覆盖源极上拉电极SPE的方式形成例如由氧化硅膜形成的表面保护膜PAS。源极上拉电极SPE的部分区域从表面保护膜PAS露出。以至此描述的方式，在外围区域PER中形成外围结构。
[0079]〈超结结构的优势〉
[0080]如上所述，本第一实施例中的功率MOSFET为超结结构。这种超结结构的功率MOSFET可以提供下列优势。S卩，在普通功率MOSFET的情况下，降低外延层(漂移层)的杂质浓度，由此使得在功率MOSFET的截止状态时在外延层中形成的耗尽层伸长。结果，击穿电压得以确保。因此，为了实现高击穿电压，需要增加低杂质浓度外延层的厚度。另一方面，当具有低杂质浓度的漂移层的厚度增加时，功率MOSFET的导通电阻增加。换言之，在该功率MOSFET中，击穿电压的改善和导通电阻的减小保持折衷关系。
[0081]关于这一点，在本第一实施例的功率MOSFET中，在外延层中形成由周期性的P柱区域和η柱区域形成的超结结构。在具有超结结构的功率MOSFET中，在截止状态期间，耗尽层也在横向方向上从形成在P柱区域和η柱区域之间的边界区域中的pn结延伸。由于此原因，在具有超结结构的功率MOSFET中，即使当增加作为电流路径的η柱区域(外延层)的杂质浓度时，在插入于两个边界区域之间的η柱区域的向内方向上延伸的耗尽层也被耦合。这便于整个η柱区域的耗尽。结果，整个η柱区域(整个外延层)在截止状态中耗尽。因此，可以确保击穿电压。换言之，在具有超结结构的功率MOSFET中，在增加作为电流路径的η柱区域的杂质浓度的同时，可以耗尽整个η柱区域。结果，具有超结结构的功率MOSFET可以获得能够在确保高击穿电压的同时减小导通电阻的优势。
[0082]<第一实施例中的特征>
[0083]接下来将对本第一实施例的特征给出描述。如图2所示，本第一实施例的第一特征在于，在单元区域CR中，在比P柱区域PCR的深度的一半更深的区域中，形成有具有比外延层EPI的带隙更小的带隙的低带隙区域LBG。此外，考虑到低带隙区域LBG形成在外延层EPI中的事实，低带隙区域LBG形成在比P柱区域PCR的底部更浅的区域处。然后，在本第一实施例中，低带隙区域LBG仅形成在单元区域CR中，而不形成在外围区域PER中。这表明如下:考虑到表示雪崩击穿电压(pn结的击穿电压)与带隙之间的关系的(式1)，低带隙区域LBG的雪崩击穿电压在单元区域CR中是最低的，并且低于外围区域PER的雪崩击穿电压。
[0084]因此，例如在其中在受负载中包括的电感的影响下功率MOSFET被施加有等于或高于电源电压的电压的情况中，当电压超过低带隙区域LBG的雪崩击穿电压时，在功率MOSFET的低带隙区域LBG中引起雪崩击穿现象。换言之，在本第一实施例的功率MOSFET中，在单元区域CR中形成具有最低雪崩击穿电压的低带隙区域LBG。结果，在外围区域PER中未引起雪崩击穿现象的情况下，可以在单元区域CR中引起雪崩击穿现象。由此，根据本第一实施例，可以有效地抑制雪崩击穿现象在其中雪崩电流局部集中的外围区域PER中的出现。结果，可以防止功率MOSFET由于超过功率MOSFET的雪崩耐量而被击穿。S卩，在本第一实施例的功率MOSFET的情况下，可以在单元区域CR中引起雪崩击穿现象，与在外围区域PER中相比，在该单元区域CR中雪崩电流不太可能局部集中。换言之，根据本第一实施例，在其中功率MOSFET的雪崩耐量往往被超过的外围区域PER中出现雪崩击穿现象之前，可以在其中与外围区域PER中相比功率MOSFET的雪崩耐量不太可能被超过的单元区域CR中引起雪崩击穿现象。结果，在本第一实施例中的功率MOSFET的情况下，即使当功率MOSFET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致功率MOSFET的击穿的情形。由于此原因，根据本第一实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
[0085]因而，在本第一实施例中，特征在于，在单元区域CR中设置低带隙区域LBG。下面将对低带隙区域LBG的具体配置示例给出描述。首先，例如当外延层EPI由硅(Si)形成时，低带隙区域LBG可以由通过利用至少碳(C)对硅进行掺杂得到的半导体区域形成。这是由于下列原因:例如，如专利文献3中所示，当硅被掺杂有低浓度碳时，带隙减小。具体而言，在本第一实施例中，例如，碳的浓度设定在大于等于0.5mol%且小于等于1.0mol%。结果，可以使低带隙区域LBG的带隙小于硅的带隙。在这种情况下，例如低带隙区域LBG的带隙约为0.8eV，其小于硅的带隙(1.12eV)。
[0086]此外，例如当外延层EPI由娃(Si)形成时，低带隙区域LBG也可以由通过利用至少锗(Ge)对硅进行掺杂得到的半导体区域形成。这是由于下列原因:当硅被掺杂有锗时，带隙减小。具体而言，在本第一实施例中，例如锗的浓度可以设定在大于等于10mol%且小于等于30mol %。在这种情况下，例如低带隙区域LBG的带隙约为0.8eV，其小于硅的带隙(1.12eV)。
[0087]此外，例如当外延层EPI由碳化娃(SiC)形成时，低带隙区域LBG也可以由通过利用至少硅(Si)对碳化硅进行掺杂得到的半导体区域形成。这是由于下列原因:当碳化硅被掺杂有硅时，带隙减小。
[0088]随后，将对期望低带隙区域LBG形成在比P柱区域PCR的深度的一半更深的区域中的原因给出描述。例如，从设定单元区域CR的雪崩击穿电压低于外围区域PER的雪崩击穿电压的角度而言，可以考虑如下:仅低带隙区域LBG设置在单元区域CR中是必需的，而低带隙区域LBG在单元区域CR中的形成位置无关紧要。但是，从抑制功率MOSFET的击穿以及提高包括功率MOSFET的半导体器件的可靠性的角度而言，期望将低带隙区域LBG形成在比P柱区域PCR的深度的一半更深的区域中。以下将描述这一点。
[0089]例如，将考虑如下情况，其中在单元区域CR中，低带隙区域LBG设置在外延层EPI的表面层部分的附近。换言之，将考虑其中低带隙区域LBG形成在比P柱区域PCR的深度的一半更浅的区域中的情况。这里，在外延层EPI的表面层部分的附近，形成有功率MOSFET的元件部分。具体而言，在外延层EPI的表面层部分的附近，形成有沟道区域CH。以使得被包括在沟道区域CH内部的方式形成源极区域SR。然后，形成穿过源极区域SR并到达沟道区域CH的沟槽。以使得填充沟槽的方式形成源极电极SE。此外，在沟槽的底部处，形成体接触区域BC。
[0090]当低带隙区域LBG形成在外延层EPI的表面层部分的附近时，低带隙区域LBG和元件部分彼此靠近。在这种情况下，例如当在低带隙区域LBG中引起雪崩击穿现象时，基于雪崩击穿现象大量产生空穴/电子对。然后，大量产生的电子穿过作为η型半导体区域的外延层EPI (η柱区域)，并流入到在半导体衬底IS的后侧处形成的漏极电极中。另一方面，大量产生的空穴从P柱区域PCR穿过沟道区域CH，并经由体接触区域BC进一步流入到源极电极SE中。以此方式，雪崩电流流动。在这种情况下，当低带隙区域LBG和元件部分彼此靠近时，雪崩电流变得更加可能从沟道区域CH穿过体接触区域BC，并以集中的方式流到源极电极SE中。即，当低带隙区域LBG和元件部分彼此靠近时，从沟道区域CH流到源极电极SE中的雪崩电流往往增加。这意味着，寄生ηρη双极晶体管变得更加可能执行导通操作，该寄生ηρη双极晶体管包括源极区域SR作为发射极区域、沟道区域CH作为基极区域以及外延层EPI作为集电极区域。换言之，大雪崩电流流过沟道区域CH意味着大雪崩电流流过沟道区域CH的基极电阻。这引起大的电压降。这导致由沟道区域CH形成的基极区域与由源极区域SR形成的发射极区域之间的电势差的增加。结果，寄生ηρη双极晶体管执行导通操作。因而，当寄生ηρη双极晶体管执行导通操作时，功率MOSFET的栅极电极GE中不可控的大电流流动。这使得功率MOSFET产生比所需更多的热量，导致击穿。即，当低带隙区域LBG和元件部分设定成彼此靠近时，寄生ηρη双极晶体管变得更可能执行导通操作。结果，功率MOSFET变得更可能被击穿。这表明如下:通过在单元区域CR中设置低带隙区域LBG，可以有效地抑制在外围区域PER中引起雪崩击穿现象；然而，如上所述，当低带隙区域LBG和元件部分也以使得彼此靠近的方式形成在单元区域CR中时，功率MOSFET由于寄生ηρη双极晶体管的导通操作导致的击穿变得更可能出现。
[0091]因而，在本第一实施例中，将低带隙区域LBG形成在比P柱区域PCR的深度的一半更深的区域中。换言之，低带隙区域LBG和元件部分彼此间隔开。在