方法”的制造方法给出描述。
[0111]首先，如图3所示，提供有半导体衬底1S，其在主表面(前表面或顶表面)上方包括外延层EPI，该外延层EPI由η型半导体层形成。例如，通过利用η型杂质诸如磷(P)或砷(As)对单晶硅进行掺杂来形成半导体衬底1S。此外，当假设器件具有200V至1000V的漏极/源极击穿电压(BVdss)时，外延层EPI的杂质浓度例如约为IX 11Vcm3至5 X 10 15/cm3。在初始阶段，外延层EPI的厚度约为10 μ m至20 μ m。
[0112]然后，如图4所示，在外延层EPI上涂覆抗蚀膜FRl。然后使抗蚀膜FRl经受曝光/显影处理，由此对抗蚀膜FRl进行构图。执行抗蚀膜FRl的构图使得露出单元区域CR，并且使得抗蚀膜FRl覆盖外围区域PER。然后，使用构图后的抗蚀膜FRl作为掩膜，通过离子注入方法，在单元区域CR中的外延层EPI的内部中掺杂用于使带隙小于外延层EPI的带隙的低带隙杂质。结果，在单元区域CR中的外延层EPI的内部中形成低带隙区域LBG。
[0113]例如，当外延层EPI由硅形成时，作为低带隙杂质，可以提及的是低浓度碳(C)和锗(Ge)。例如，通过将碳的浓度设定在大于等于0.5mol%且小于等于1.0mol%，可以将低带隙区域LBG的带隙制成小于硅的带隙。另一方面，可以将锗的浓度设定在大于等于10mol%且小于等于30mol%。而当外延层EPI由碳化娃(SiC)形成时，作为低带隙杂质，可以提及的是娃(Si)。
[0114]然后，去除构图后的抗蚀膜FR1。然后，如图5所示，在外延层EPI上方形成构图后的抗蚀膜FR2。以使得露出P柱形成区域并且覆盖其它区域中的外延层EPI的表面的方式执行抗蚀膜FR2的构图。然后，使用构图后的抗蚀膜FR2作为掩膜，通过离子注入方法，例如将硼⑶掺杂到从单元区域CR延伸到外围区域PER的外延层EPI的内部中。结果，形成多个P柱区域PCR。通过例如以变化的注入能量多次执行离子注入，以从外延层EPI的底表面到顶表面延伸的基本柱形形成该多个P柱区域PCR中的每个P柱区域PCR。P柱区域PCR的杂质浓度被设定成使得与外延层EPI实现电荷平衡，并且例如约为I X 11Vcm3至5X1015/cm3。然后，以使得彼此隔开的方式形成多个P柱区域PCR。在此步骤处，插入在相互邻近的P柱区域PCR之间的外延层EPI的部分区域变成η柱区域。结果，根据本第一实施例，在外延层EPI中，可以交替地形成P柱区域PCR和η柱区域，导致形成超结结构。
[0115]随后，如图6所示，在包括形成在其中的低带隙区域LBG和P柱区域PCR的外延层EPI上方，进一步形成外延层EPI ο然后，如图7所示，在外延层EPI的顶表面上方，形成构图后的抗蚀膜FR3。执行抗蚀膜FR3的构图，使得露出外围区域PER并覆盖单元区域CR。然后，使用构图后的抗蚀膜FR3作为掩膜，通过离子注入方法，在外围区域PER中的外延层EPI中掺杂用于使带隙大于外延层EPI的带隙的高带隙杂质。结果，在外围区域PER中的外延层EPI中形成高带隙区域HBG。
[0116]例如，当外延层EPI由硅形成时，作为高带隙杂质，可以提及的是高浓度碳(C)。例如，通过将碳的浓度设定在大于等于20mol%且小于等于30mol %，可以将高带隙区域HBG的带隙制成大于硅的带隙。
[0117]然后，如图8所示，通过使用光刻技术和离子注入方法，例如将硼⑶掺杂到从单元区域CR延伸到外围区域PER的外延层EPI中。结果，形成多个P柱区域PCR。通过例如以变化的注入能量多次执行离子注入，以基本柱形形成多个P柱区域PCR中的每一个P柱区域PCR。然后，以使得彼此隔开的方式形成该多个P柱区域PCR。在此步骤处，每个P柱区域PCR在上层外延层EPI中形成，使得与形成在下层外延层EPI中的对应的P柱区域PCR电親合。
[0118]其中通过多个步骤在多个分开的层中这样形成用于形成P柱区域PCR的外延层EPI的方法是“多外延方法”。为了简化“多外延方法”的描述，在本第一实施例中，已经通过其中在两个分开的层中形成外延层EPI的示例的方式给出描述。然而，在实际的“多外延方法”中，例如以具有600V的源极/漏极击穿电压(BVdss)的产品为例，在6至7个分开的层中形成外延层EPI。即，在实际的“多外延方法”中，约6次或7次地重复从外延层EPI的形成、通过光刻步骤到硼离子注入步骤的过程，由此以形成超结结构。换言之，在“多外延方法”中，依次形成包括在其中形成的P柱区域的第一外延层到包括在其中形成的P柱区域的第N(N为整数)外延层。结果，形成超结结构。换言之，根据待设计的源极和漏极之间的击穿电压，设计η型外延层EPI的浓度和厚度。而P型离子注入量被设定成使得与η型外延层EPI实现电荷平衡(Qn~Qp)。此外，用于在带隙的调整中使用的C (碳)或Ge (锗)与Si(硅)一样是四价的，并因此并不影响电荷平衡。
[0119]这里，在单元区域CR中，在比从形成于第一外延层中的多个P柱区域PCR的每个P柱区域PCR到形成于第N外延层中的多个P柱区域PCR中的每个P柱区域PCR的叠置区域的厚度的一半更深的区域中形成低带隙区域LBG。换言之，在本第一实施例中，在比贯穿叠置形成的外延层EPI而形成的P柱区域PCR的深度的一半更深的位置处形成低带隙区域LBG0
[0120]另一方面，在外围区域PER中，在比从形成于第一外延层中的多个P柱区域PCR的每个P柱区域PCR到形成于第N外延层中的多个P柱区域PCR中的每个P柱区域PCR的叠置区域的厚度的一半更浅的区域中形成高带隙区域HBG。即，在本第一实施例中，在比贯穿叠置形成的外延层EPI而形成的P柱区域PCR的深度的一半更浅的位置处形成高带隙区域HBG0
[0121]以至此描述的方式，根据本第一实施例，通过“多外延方法”可以在外延层EPI中形成超结结构。随后，将对在包括形成在其中的超结结构的外延层EIP的表面上方形成元件部分的步骤给出描述。
[0122]首先，如图9所示，通过使用光刻技术和离子注入方法，在单元区域CR和外围区域PER中形成沟道区域CH。沟道区域CH是通过例如在外延层EPI中掺杂p型杂质诸如硼(B)而形成的P型半导体区域。
[0123]然后，如图10所示，在外延层EPI的表面上方，形成栅极绝缘膜GOX。在栅极绝缘膜GOX上方，形成导体膜PFl。栅极绝缘膜GOX例如由氧化硅膜形成，并且可以通过例如热氧化方法形成。然而，栅极绝缘膜GOX不限于氧化硅膜，而是也可以由介电常数高于氧化硅膜的高介电常数膜形成，例如以氧化铪为代表。另一方面，形成在栅极绝缘膜GOX上方的导体膜PFl例如由多晶硅膜形成，并且可以通过使用例如CVD(化学气相沉积)方法来形成。
[0124]然后，如图11所示，通过使用光刻技术和刻蚀技术，对导体膜PFl进行构图。结果，在单元区域CR中，形成多个栅极电极GE和栅极上拉部分GPU。在外围区域PER中，形成多个电极(虚电极)FFP。在单元区域CR中，栅极上拉部分GPU以使得与多个栅极电极GE电耦合的方式形成。
[0125]随后，如图12所示，通过使用光刻技术和离子注入方法，在单元区域CR中，形成与栅极电极GE对准的多个源极区域SR。在外围区域PER中，形成源极上拉区域SPR。源极区域SR和源极上拉区域SPR均为例如通过在外延层EPI中掺杂诸如磷或砷的η型杂质形成的η型半导体区域。形成在单元区域CR中的多个源极区域SR与形成在外围区域PER中的源极上拉区域SPR电耦合。
[0126]然后，如图13所示，以使得覆盖栅极电极GE、栅极上拉部分GPU和电极FFP的方式，在外延层EPI上方形成层间绝缘膜IL。层间绝缘膜IL例如由氧化硅膜形成并且可以通过使用例如CVD方法形成。然后，通过使用光刻技术和刻蚀技术，在单元区域CR中的相邻栅极电极GE之间形成穿过层间绝缘膜IL和源极区域SR并在其底部处到达沟道区域CH的沟槽。此外，形成用于露出栅极上拉部分GPU的部分的开口。另一方面，在外围区域PER中，在层间绝缘膜IL中形成开口，由此露出源极上拉区域SPR。然后，在单元区域CR中，通过使用光刻技术和离子注入方法，在穿过层间绝缘膜IL和源极区域SR并在其底部处到达沟道区域CH的沟槽的底部处，形成体接触区域BC。体接触区域BC是通过在外延层EPI中掺杂诸如硼(B)之类的P型杂质形成的P型半导体区域，并且形成为使得体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
[0127]随后，如图14所示，在包括沟槽(该沟槽包括形成在其底部处的体接触区域BC)的层间绝缘膜IL、用于露出栅极上拉部分GPU的开口和用于露出源极上拉区域SPR的开口的上方，形成金属膜。金属膜由例如钛钨膜和铝膜的叠置膜形成，并且可以通过使用例如溅射方法形成。然后，通过使用光刻技术和刻蚀技术，对金属膜进行构图。结果，在单元区域CR中，形成与源极区域SR和体接触区域BC电耦合的源极电极SE，并且形成与栅极上拉部分GPU电耦合的栅极上拉电极GPE。另一方面，在外围区域PER中，形成与源极上拉区域SPR电耦合的源极上拉电极SPE。
[0128]然后，如图2所示，以使得覆盖源极电极SE、栅极上拉电极GPE和源极上拉电极SPE的方式，形成表面保护膜PAS。然后，通过使用光刻技术和刻蚀技术，对表面保护膜PAS进行构图，由此从表面保护膜PAS露出源极电极SE的部分区域、栅极上拉电极GPE的部分区域和源极上拉电极SPE的部分区域。这允许从表面保护膜PAS露出的区域用作外部耦合区域。以至此描述的方式，可以制造本第一实施例中的半导体器件。
[0129]〈多外延方法的优势〉
[0130]在本第一实施例中，利用“多外延方法”在外延层EPI中形成超结结构。根据“多外延方法”，可以得到以下优势。例如，当先前已经形成厚外延层EPI时，变得难以在单元区域CR的深区域中形成低带隙区域LBG。这是由于下列原因:例如，通过离子注入方法，在外延层EPI中掺杂低带隙杂质，形成低带隙区域LBG;然而，当外延层EPI的厚度先前已经增加时，必须增加离子注入方法中的注入能量，这是难以实现的。
[0131]相比之下，在本第一实施例中使用的“多外延方法”中，通过多个步骤在多个分开的层中形成外延层EPI。由于此原因，可以容易地实现低带隙杂质在多个层中的初始阶段首先形成的外延层中的掺杂。即，在“多外延方法”中，在将初始阶段的外延层形成为多个外延层的深层的阶段，执行用于掺杂低带隙杂质的离子注入方法。结果，可以在初始阶段的外延层中形成低带隙区域LBG。然后，利用“多外延方法”，在包括形成在其中的低带隙区域LBG的外延层上方，叠置地形成多个外延层。作为结果，可以在整个外延层的深区域中形成低带隙区域LBG。根据至此的描述，“多外延方法”具有能够容易地实现作为本第一实施例的特征的低带隙区域LBG的优势。
[0132]第二实施例
[0133]在第一实施例中，描述了其中向具有通过“多外延方法”形成的超结结构的功率MOSFET应用新颖技术构思的示例。在本第二实施例中，将描述其中向具有通过“沟槽填充方法”形成的超结结构的功率MOSFET施加新颖技术构思的示例。
[0134]〈半导体器件的配置〉
[0135]图15是示出本第二实施例中的半导体器件(功率MOSFET)的配置的横截面图。图15所示的本第二实施例的功率MOSFET的配置与图2所示的第一实施例的功率MOSFET的配置大致相同，并且因此将主要描述区别。
[0136]在图15中，本第二实施例的功率MOSFET与其中通过离子注入方法形成P柱区域PCR的第一实施例的功率MOSFET (参见图2)的不同之处在于，形成于外延层EPI中的多个P柱区域PCR均通过在沟槽中填充P型半导体膜而形成。然而，所得的P柱区域PCR本身的功能是相同的。
[0137]然后，在本第二实施例的功率MOSFET中，低带隙区域LBG不形成于单元区域CR中，因为将“沟槽填充方法”用于制造功率MOSFET的方法。然而，在外围区域PER中，与第一实施例中一样，形成高带隙区域HBG。换言之，同样在本第二实施例中，在外围区域PER中，在比P柱区域PCR的深度的一半更浅的区域中形成具有比外延层EPI的带隙更大的带隙的高带隙区域HBG。
[0138]结果，同样在本第二实施例中，例如即使当在负载中包括的电感的影响下功率MOSFET被施加有等于或大于电源电压的电压时，也可以在外围区域PER中不引起雪崩击穿现象的情况下，在单元区域CR中引起雪崩击穿现象。换言之，同样在本第二实施例的功率MOSFET中，在外围区域PER中形成具有高雪崩击穿电压的高带隙区域HBG。结果，在外围区域PER中不引起雪崩击穿现象的情况下，可以在单元区域CR中引起雪崩击穿现象。
[0139]因此，同样在本第二实施例中，可以有效地抑制在其中雪崩电流局部集中的外围区域PER中发生雪崩击穿现象。结果，可以防止功率MOSFET由于功率MOSFET的雪崩耐量的超过而被击穿。因此，同样在本第二实施例的功率MOSFET中，即使当功率MOSFET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致功率MOSFET的击穿的情形。由于此原因，同样根据本第二实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
[0140]<用于制造半导体器件的方法>
[0141]如上所述