明书的新颖技术构思并不限于此，而是也可适用于包括如下半导体芯片的半导体器件，该半导体芯片包括合并在其中的功率半导体元件和集成电路(1C)。
[0171]图24是示出本第四实施例的半导体芯片CHP2的布局配置的示意图。如图24所示，本第四实施例的半导体芯片CHP2形成为矩形形状，并且具有输入部IU、信号处理部SPU、驱动部DU和输出部OU。输入部IU包括例如由形成在其中的CMOS电路形成，并且从外部设备接收输入信号。然后，信号处理部SPU包括例如由数字电路形成的处理器，并且由用于处理从输入部IU输入的输入信号的信号处理电路形成。然后，输出部OU包括例如功率半导体元件，并且包括输出电路，输出电路用于输出在信号处理部SPU处理的信号作为输出信号。输出部OU通过包括例如CMOS电路的驱动部DU驱动控制，并且输出部OU由单元区域CR和外围区域PER形成。则在单元区域CR中形成功率半导体元件。在此步骤处，在外围区域PER中形成高带隙区域。
[0172]因此，当关注在本第四实施例的半导体芯片CHP2中的包括形成在其中的功率半导体元件的输出部OU时，形成在外围区域PER中的高带隙区域的雪崩击穿电压高于单元区域CR的雪崩击穿电压。因此，例如，即使当在负载中包括的电感的影响下功率半导体元件被施加有等于或大于电源电压的电压时，也在外围区域PER中不引起雪崩击穿现象的情况下，在单元区域CR中引起雪崩击穿现象。因此，根据本第四实施例，可以有效地抑制在其中雪崩电流局部集中的外围区域PER中出现雪崩击穿现象。作为结果，可以防止功率半导体元件由于功率半导体元件的雪崩耐量的超过而被击穿。因此，在本第四实施例的功率半导体元件中，即使当功率半导体元件被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致功率半导体元件的击穿的情形。由于此原因，同样根据本第四实施例，可以提高包括功率半导体元件的半导体器件的可靠性。
[0173]至此，已经通过其实施例的方式具体地描述了本发明人作出的本发明。然而，自然理解到的是，本发明并不限于这些实施例，而是可以在不脱离其精神的范围内进行各种改变。
[0174]例如，在实施例中，已经通过以作为功率半导体元件的功率MOSFET为例描述了新颖技术构思。然而，在本说明书中描述的该新颖技术构思并不限于此，而是可以广泛地应用于包括功率半导体元件的半导体器件，以例如IGBT或二极管为代表。
[0175]实施例包括以下形式。
[0176](附加表述I)
[0177]一种用于制造半导体器件的方法，该半导体器件具有单元区域和在单元区域外侧形成的外围区域，该方法包括以下步骤:
[0178](a)提供半导体衬底，该半导体衬底包括形成在其主表面上方的第一导电类型的第一外延层，
[0179](b)在单元区域中的第一外延层中掺杂低带隙杂质，该低带隙杂质用于使得带隙小于掺杂之前的第一外延层的带隙，并由此形成低带隙区域，
[0180](c)在步骤(b)之后，以使得彼此隔开的方式，在从单元区域延伸到外围区域的第一外延层中形成第二导电类型的多个第一柱区域，该第二导电类型是与第一导电类型相反的导电类型，
[0181](d)在步骤(C)之后，在从单元区域延伸到外围区域的第一外延层上方形成第一导电类型的第二外延层，
[0182](e)在步骤(d)之后，以使得彼此隔开的方式，在第二外延层中形成分别与第一柱区域电耦合的第二导电类型的多个第二柱区域，
[0183](f)在步骤(e)之后，重复地执行与步骤(d)相同的步骤以及与步骤(e)相同的步骤，并由此在第二外延层上方叠置地形成第三外延层至第N外延层，该第三外延层包括形成在其中的多个第三柱区域，该N外延层包括形成在其中的多个第N柱区域，以及
[0184](g)在步骤(f)之后，在第N外延层的表面处形成元件部分。
[0185](附加表述2)
[0186]根据附加表述I所述的用于制造半导体器件的方法，
[0187]其中在单元区域中，在比叠置区域的厚度的一半更深的区域中形成低带隙区域，该叠置区域从每个第一柱区域延伸到每个第N柱区域。
[0188](附加表述3)
[0189]根据附加表述I所述的用于制造半导体器件的方法，
[0190]其中第一外延层由硅形成，并且
[0191]其中低带隙杂质为碳或锗。
[0192](附加表述4)
[0193]根据附加表述3所述的用于制造半导体器件的方法，
[0194]其中在步骤(b)中，将碳以大于等于0.5mol%且小于等于1.0mol %的浓度掺杂到第一外延层中，由此以形成低带隙区域。
[0195](附加表述5)
[0196]根据附加表述3所述的用于制造半导体器件的方法，
[0197]其中在步骤(b)中，将锗以大于等于10mol%且小于等于20mol%的浓度掺杂到第一外延层中，由此以形成低带隙区域。
[0198](附加表述6)
[0199]根据附加表述I所述的用于制造半导体器件的方法，
[0200]其中步骤(b)使用离子注入方法。
[0201](附加表述7)
[0202]根据附加表述I所述的用于制造半导体器件的方法，
[0203]其中步骤(f)包括在外围区域中的外延层中掺杂高带隙杂质并由此在从第三外延层到第N外延层的一个或多个外延层中形成高带隙区域的步骤，该高带隙杂质用于使带隙大于掺杂之前的外延层的带隙，以及
[0204]其中在外围区域中，在比叠置区域的厚度的一半更浅的区域中形成高带隙区域，该叠置区域从每个第一柱区域延伸到每个第N柱区域。
[0205](附加表述8)
[0206]根据附加表述7所述的用于制造半导体器件的方法，
[0207]其中高带隙杂质为碳，并且
[0208]其中在步骤(b)中，将碳以大于等于20mol%且小于等于30mol%的浓度掺杂到第一外延层中，由此以形成高带隙区域。
[0209](附加表述9)
[0210]一种用于制造半导体器件的方法，该半导体器件具有单元区域和形成在单元区域外侧的外围区域，该方法包括以下步骤:
[0211](a)提供半导体衬底，该半导体衬底包括形成在其主表面上方的第一导电类型的外延层，
[0212](b)在从单元区域延伸到外围区域的外延层中形成多个沟槽，
[0213](c)在每个沟槽中填充作为与第一导电类型相反的导电类型的第二导电类型的半导体膜，并由此以使得彼此隔开的方式形成多个第二导电类型柱区域，
[0214](d)在外围区域中的外延层中掺杂高带隙杂质，并由此形成高带隙区域，高带隙杂质用于使带隙大于掺杂之前的外延层的带隙，以及
[0215](e)在步骤(d)之后，在外延层的表面处形成元件部分，
[0216]其中，在外围区域中，将高带隙区域形成在比每个第二导电类型柱区域的深度的一半更浅的区域中。
[0217](附加表述10)
[0218]根据附加表述9所述的用于制造半导体器件的方法，
[0219]其中所述步骤(d)使用离子注入方法。
[0220](附加表述11)
[0221]根据附加表述9所述的用于制造半导体器件的方法，
[0222]其中外延层由硅形成，
[0223]其中高带隙杂质为碳，并且
[0224]其中在步骤(d)中，将碳以大于等于20mol%且小于等于30mol%的浓度掺杂到外延层中，由此以形成高带隙区域。
【主权项】
1.一种半导体器件，包括: 半导体芯片，具有单元区域；以及 外围区域，形成在所述单元区域的外侧， 所述半导体芯片包括: (a)半导体衬底； (b)第一导电类型的外延层，形成在所述半导体衬底上方； (C)第二导电类型的多个第二导电类型柱区域，彼此隔开地形成在所述外延层中，所述第二导电类型是与所述第一导电类型相反的导电类型； (d)多个第一导电类型柱区域，所述多个第一导电类型柱区域是所述外延层的部分区域，每个所述第一导电类型柱区域插入在相互邻近的所述第二导电类型柱区域之间；以及 (e)元件部分，形成在所述外延层的表面处， 其中具有比所述外延层的带隙更小的带隙的低带隙区域形成在所述单元区域中。
2.根据权利要求1所述的半导体器件， 其中所述低带隙区域形成在比每个所述第二导电类型柱区域的深度的一半更深的区域中。
3.根据权利要求1所述的半导体器件， 其中所述低带隙区域形成在比每个所述第二导电类型柱区域的底部更浅的区域中。
4.根据权利要求1所述的半导体器件， 其中所述外延层由硅形成， 其中所述低带隙区域由通过用至少碳对硅进行掺杂得到的半导体区域形成，以及 其中所述碳的浓度为大于等于0.5mol%且小于等于1.0mol %。
5.根据权利要求1所述的半导体器件， 其中所述外延层由硅形成，以及 其中所述低带隙区域由通过用至少锗对硅进行掺杂得到的半导体区域形成。
6.根据权利要求5所述的半导体器件， 其中所述锗的浓度为大于等于1mol%且小于等于30mol%。
7.根据权利要求1所述的半导体器件， 其中所述外延层由碳化硅形成，以及 其中所述低带隙区域由通过用至少硅对碳化硅进行掺杂得到的半导体区域形成。
8.根据权利要求1所述的半导体器件， 其中所述低带隙区域的雪崩击穿电压在所述单元区域中是最低的，并且比所述外围区域的雪崩击穿电压低。
9.根据权利要求1所述的半导体器件， 其中具有比所述外延层的带隙更大的带隙的高带隙区域形成在所述外围区域中的比每个所述第二导电类型柱区域的深度的一半更浅的区域中。
10.根据权利要求9所述的半导体器件， 其中所述高带隙区域形成在所述外围区域中的比每个所述第二导电类型柱区域的底表面更浅的区域中。
11.根据权利要求9所述的半导体器件， 其中形成在所述外围区域中的所述高带隙区域的形成位置比形成在所述单元区域中的所述低带隙区域的形成位置浅。
12.根据权利要求9所述的半导体器件， 其中所述外延层由硅形成， 其中所述高带隙区域由通过用至少碳对硅进行掺杂得到的半导体区域形成，以及 其中所述碳的浓度为大于等于20mol%且小于等于30mol%。
13.根据权利要求9所述的半导体器件， 其中形成在所述外围区域中的所述高带隙区域的雪崩击穿电压比所述单元区域的雪崩击穿电压高。
14.根据权利要求1所述的半导体器件， 其中所述半导体芯片包括: (fl)输入部，包括形成在其中的输入电路； (f2)信号处理部，包括形成在其中的信号处理电路，所述信号处理电路用于处理通过所述输入部输入的输入信号；以及 (f3)输出部，包括形成在其中的输出电路，所述输出电路用于输出在所述信号处理部处理的信号作为输出信号，并且所述输出电路由所述单元区域和所述外围区域形成， 其中所述输出电路包括功率半导体元件，以及 其中所述功率半导体元件形成在所述单元区域中。
15.一种半导体器件，包括半导体芯片，所述半导体芯片具有单元区域和形成在所述单元区域外侧的外围区域， 所述半导体芯片包括: (a)半导体衬底； (b)第一导电类型的外延层，形成在所述半导体衬底上方； (C)第二导电类型的多个第二导电类型柱区域，彼此隔开地形成在所述外延层中，所述第二导电类型是与所述第一导电类型相反的导电类型； (d)多个第一导电类型柱区域，所述多个第一导电类型柱区域是所述外延层的部分区域，每个所述第一导电类型柱区域插入在相互邻近的所述第二导电类型柱区域之间；以及 (e)元件部分，形成在所述外延层的表面处， 其中具有比所述外延层的带隙更大的带隙的高带隙区域形成在所述外围区域中的比每个所述第二导电类型柱区域的深度的一半更浅的区域中。
16.根据权利要求15所述的半导体器件， 其中所述高带隙区域形成在所述外围区域中的比每个所述第二导电类型柱区域的底表面更浅的区域中。
17.根据权利要求15所述的半导体器件， 其中所述外延层由硅形成， 其中所述高带隙区域由通过用至少碳对硅进行掺杂得到的半导体区域形成，以及 其中所述碳的浓度为大于等于20mol%且小于等于30mol%。
18.根据权利要求15所述的半导体器件， 其中形成在所述外围区域中的所述高带隙区域的雪崩击穿电压比所述单元区域的雪崩击穿电压高。
【专利摘要】本发明涉及半导体器件。提高包括功率半导体元件的半导体器件的可靠性。实施例的基本构思在于使单元区域的带隙小于外围区域的带隙。具体而言，在单元区域中形成具有比外延层的带隙更小的带隙的低带隙区域。此外，在外围区域中形成具有比外延层的带隙更大的带隙的高带隙区域。
【IPC分类】H01L29-78, H01L29-06
【公开号】CN104779290
【申请号】CN201510010080
【发明人】江口聪司, 中泽芳人
【申请人】瑞萨电子株式会社
【公开日】2015年7月15日
【申请日】2015年1月8日
【公告号】EP2894673A1, US20150200293