配置本第二实施例中的半导体器件。以下将通过参照附图描述其制造方法的一个示例。用于制造本第二实施例的半导体器件的方法是用于制造具有单元区域和形成在单元区域外侧的外围区域的半导体器件的方法。例如，在本第二实施例中，将对称为所谓“沟槽填充方法”的制造方法给出描述。
[0142]首先，如图16所示，提供半导体衬底1S，其包括形成在主表面上方的外延层EPI，该外延层EPI由η型半导体层形成。在此步骤处，例如，在具有约600V的击穿电压的产品的情况中，外延层EPI的杂质浓度例如约为IX 11Vcm3至5 X 10 15/cm3。外延层EPI的厚度约为40 μπι到50 μπι。然后，通过使用光刻技术和刻蚀技术，在从单元区域CR延伸到外围区域PER的外延层EPI中形成多个沟槽(沟槽)DIT。在此步骤处，沟槽DIT的锥角例如约为88.0度至90度。在此步骤处，插入在相邻沟槽DIT之间的外延层EPI的部分区域变成η柱区域NCR。
[0143]然后，如图17所示，例如在通过填充外延生长方法在外延层EPI中形成的沟槽DIT的内部中，形成有由P型半导体区域形成的P柱区域PCR。其中在外延层EPI中因而形成彼此隔开的多个沟槽DIT并且分别在沟槽中形成P柱区域PCR的方法是“沟槽填充方法”。通过“沟槽填充方法”，根据本第二实施例，可以在外延层EPI中交替地形成P柱区域PCR和η柱区域NCR。结果，可以形成超结结构。
[0144]随后，如图18所示，通过使用光刻技术和离子注入方法，将高带隙杂质掺杂到外围区域PER中的外延层EPI中，该高带隙杂质用于使带隙大于外延层EPI的带隙。结果，在外围区域PER中的外延层EPI中形成高带隙杂质HBG。
[0145]例如，当外延层EPI由硅形成时，作为高带隙杂质，可以提及的是高浓度碳(C)。例如，通过将碳的浓度设定在大于等于20mol%且小于等于30mol %，可以将高带隙区域HBG的带隙制成大于娃的带隙。这里，在外围区域PER中，在比形成于沟槽DIT中的P柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG。
[0146]然后，将描述在包括形成在其中的超结结构的外延层EPI的表面上方形成元件部分的步骤。首先，如图19所示，通过使用光刻技术和离子注入方法，在单元区域CR和外围区域PER中形成沟道区域CH。沟槽区域CH是通过例如将诸如硼(B)的P型杂质掺杂到外延层EPI中形成的P型半导体区域。
[0147]然后，在外延层EPI的表面上方，形成栅极绝缘膜G0X。在栅极绝缘膜GOX上方，形成导体膜PFl。栅极绝缘膜GOX例如由氧化硅膜形成，并且可以通过例如热氧化方法形成。然而，栅极绝缘膜GOX不限于氧化硅膜，也可以由以例如氧化铪膜为代表的介电常数高于氧化硅膜的高介电常数膜形成。另一方面，形成在栅极绝缘膜GOX上方的导体膜PFl例如由多晶硅膜形成并且可以通过使用例如CVD方法形成。
[0148]随后，如图20所示，通过使用光刻技术和刻蚀技术，对导体膜PFl进行构图。结果，在单元区域CR中，形成多个栅极电极GE和栅极上拉部分GPU。在外围区域PER中，形成多个电极(虚电极)FFP。在单元区域CR中，以使得与多个栅极电极GE电耦合的方式形成栅极上拉部分GPU。
[0149]然后，如图21所示，通过使用光刻技术和离子注入方法，在单元区域CR中，形成分别与栅极电极GE对准的多个源极区域SR。在外围区域PER中，形成源极上拉区域SPR。源极区域SR和源极上拉区域SPR均为通过例如将诸如磷或砷之类的η型杂质掺杂到外延层EPI中形成的η型半导体区域。在单元区域CR中形成的多个源极区域SR与在外围区域PER中形成的源极上拉区域SPR电耦合。
[0150]然后，在覆盖栅极电极GE、栅极上拉部分GPU和电极FFP的外延层EPI上方，形成层间绝缘膜IL。层间绝缘膜IL例如由氧化硅膜形成并且可以通过使用例如CVD方法形成。然后，通过使用光刻技术和刻蚀技术，在单元区域CR中的相邻栅极电极GE之间形成穿过层间绝缘膜IL和源极区域SR并在其底部到达沟道区域CH的沟槽。此外，形成用于露出栅极上拉部分GPU的一部分的开口。另一方面，在外围区域PER中，形成在层间绝缘膜IL中的开口，由此露出源极上拉区域SPR。然后，在单元区域CR中，通过使用光刻技术和离子注入方法，在穿过层间绝缘膜IL和源极区域SR并在其底部到达沟道区域CH的沟槽的底部处，形成体接触区域BC。体接触区域BC是通过在外延层EPI中掺杂诸如硼(B)的P型杂质而形成的P型半导体区域，并且形成为使得体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
[0151]然后，如图22所示，在包括沟槽(该沟槽包括形成在其底部处的体接触区域BC)的层间绝缘膜IL、用于露出栅极上拉部分GPU的开口以及用于露出源极上拉区域SPR的开口上方，形成金属膜。金属膜由例如钛钨膜和铝膜的叠置膜形成，并且可以通过使用例如溅射方法形成。然后，通过使用光刻技术和刻蚀技术，对金属膜进行构图。结果，在单元区域CR中，形成与源极区域SR和体接触区域BC电耦合的源极电极SE，并且形成与栅极上拉部分GPU电耦合的栅极上拉电极GPE。另一方面，在外围区域PER中，形成与源极上拉区域SPR电耦合的源极上拉电极SPE。
[0152]然后，如图15所示，以使得覆盖源极电极SE、栅极上拉电极GPE和源极上拉电极SPE的方式形成表面保护膜PAS。然后，通过使用光刻技术和刻蚀技术，对表面保护膜PAS进行构图，由此从表面保护膜PAS露出源极电极SE的部分区域、栅极上拉电极GPE的部分区域和源极上拉电极SPE的部分区域。这允许从表面保护膜PAS露出的区域用作外部耦合区域。以至此描述的方式，可以制造本第二实施例中的半导体器件。
[0153]<沟槽填充方法的优势>
[0154]例如，在本第二实施例的制造方法中使用的“沟槽填充方法”中，厚的外延层EPI是之前已经形成的。由于此原因，变得难以在单元区域CR的深区域中形成低带隙区域LBG。这是由于下列原因:例如，低带隙区域LBG是通过离子注入方法在外延层EPI中掺杂低带隙杂质形成的；然而，当之前增加外延层EPI的厚度时，必需增加离子注入方法中的注入能量，这是难以实现的。因此，在本第二实施例中，不在单元区域CR中形成低带隙区域LBG。另一方面，形成于外围区域PER中的高带隙区域HBG形成在外延层EPI的浅区域中，并因而在本第二实施例中使用“沟槽填充方法”也可以容易地形成该高带隙区域HBG。由于此原因，同样在本第二实施例中，在外围区域PER中形成高带隙区域HBG。
[0155]至此的描述表明如下:在考虑到可以在单元区域CR中形成低带隙区域LBG这一点时，从在单元区域CR中而不在外围区域PER中引起雪崩击穿现象的角度而言，可以认为第一实施例中描述的“多外延方法”优于在本第二实施例中描述的“沟槽填充方法”。
[0156]然而，在本第二实施例中描述的“沟槽填充方法”在一些点上也优于第一实施例中描述的“多外延方法”。因此，以下将描述这一点。
[0157]例如，在超结结构中，从减小导通电阻的角度而言，有效的是使P柱区域PCR和η柱区域NCR之间的距离变窄。这是由于下列原因:从减小导通电阻的角度而言，期望增加作为电流路径的η柱区域NCR的杂质浓度。即，当η柱区域NCR的杂质浓度增加以便减小导通电阻时，减少了耗尽层到η柱区域NCR的扩展。因此，为了耗尽整个η柱区域NCR，需要减小η柱区域NCR的宽度。因此，在增加η柱区域NCR的杂质浓度由此减小超结结构的功率MOSFET的导通电阻的同时，也确保击穿电压。考虑到这一点，使P柱区域PCR和η柱区域NCR之间的距离变窄是必要的。
[0158]关于这一点，在“多外延方法”中，通过离子注入方法形成P柱区域PCR。由于此原因，考虑到杂质扩散效应，不可能使P柱区域PCR和η柱区域NCR之间的距离充分变窄。另一方面，在“沟槽填充方法”中，通过填充外延方法在形成于外延层EPI中的沟槽DIT中形成P柱区域PCR。由于此原因，在“沟槽填充方法”中，由沟槽DIT的形成精度决定P柱区域PCR的形成精度。然后，沟槽DIT由光刻技术形成。在此步骤，光刻工艺的精度高于离子注入方法的精度。由于此原因，相比利用“多外延方法”而言，利用“沟槽填充方法”可以更高精度地形成P柱区域PCR。这意味着，相比利用“多外延方法”而言，利用“沟槽填充方法”可以使P柱区域PCR和η柱区域NCR之间的距离变得更窄。作为结果，与“多外延方法”中相比，“沟槽填充方法”具有能够制造具有更小导通电阻的功率MOSFET的优势。即，“沟槽填充方法”相比“多外延方法”的优越性在于，可以在确保击穿电压的同时制造具有更小导通电阻的功率MOSFET。
[0159]第三实施例
[0160]在第一实施例和第二实施例中，描述了其中将新颖技术构思应用于具有超结结构的功率MOSFET的示例。然而，在本第三实施例中，将描述其中将新颖技术构思应用于不是超结结构而是普通结构的功率MOSFET的示例。例如，普通结构的功率MOSFET包括平面型功率MOSFET和沟槽栅极型功率MOSFET。本说明书的新颖技术构思可适用于任何普通结构的功率MOSFET。特别地，在本第三实施例中，将描述其中将新颖技术构思应用于沟槽栅极型功率MOSFET的示例。此外，在本第三实施例中，将通过不以使用硅衬底的功率M0SFET(以下将描述为Si功率MOSFET)而是以使用碳化硅衬底的功率MOSFET (以下将描述为SiC功率MOSFET)为例给出描述。
[0161 ] <SiC 功率 MOSFET 的优势 >
[0162]在作为功率半导体元件之一的功率MOSFET的领域中，使用硅衬底(Si衬底)的Si功率MOSFET是主流。然而，使用碳化硅衬底(SiC衬底)的SiC功率MOSFET相比Si功率MOSFET而言具有能够实现更高集成电压和更低损耗的优势。这是由于下列原因:碳化硅的带隙大于硅的带隙，所以击穿电压变得更大；作为结果，即使当将外延层(漂移层)制得薄时，也可以确保击穿电压。换言之，SiC功率MOSFET具有即使当外延层制得薄时也能够确保击穿电压以及由于外延层的厚度的减小而能够减小SiC功率MOSFET的导通电阻的优势。由于此原因，例如，在功率节省或环境友好的反相器技术的领域中，注意力集中在SiC功率MOSFET 上。
[0163]<SiC 功率 MOSFET 的配置 >
[0164]以下将描述本第三实施例的SiC功率MOSFET的配置。SiC功率MOSFET的基本结构与Si功率MOSFET的基本结构。图23是示出本第三实施例中的SiC功率MOSFET的配置的横截面图。如图23所示，在本第三实施例的SiC功率MOSFET中，在由例如碳化硅形成的半导体衬底IS的背表面(底表面)处，形成漏极电极DE。在半导体衬底IS的前表面(顶表面)中，形成由η型半导体层形成的外延层EPI，该η型半导体层是通过例如用η型杂质对碳化硅进行掺杂得到的。
[0165]在外延层EPI中，形成由P型半导体区域形成的沟道区域CH，并且以使得穿过沟道区域CH的方式形成沟槽TR。然后，在沟槽TR的内壁处，形成栅极绝缘膜G0X。此外，在沟槽TR的内部中，经由栅极绝缘膜GOX嵌入栅极电极GE。
[0166]此外，以使得被包括在沟道区域CH内部并且与沟槽TR接触的方式，形成由η型半导体区域形成的源极区域SR。与源极区域SR接触并且与沟道区域CH电耦合地形成体接触区域BC，该体接触区域BC由P型半导体区域形成。然后，以使得与源极区域SR和体接触区域BC 二者电耦合的方式形成源极电极SE。
[0167]在这样配置的本第三实施例的SiC功率MOSFET中，如图23所示，以使得包括在外延层EPI和沟道区域CH之间的边界区域中形成的pn结的方式形成低带隙区域LBG。低带隙区域LBG由例如通过用硅对碳化硅进行掺杂得到的半导体区域形成。同样在本第三实施例中，低带隙区域LBG仅形成在单元区域中，而不形成在外围区域(在图23中未示出)中。作为结果，低带隙区域LBG的雪崩击穿电压低于外围区域的雪崩击穿电压。
[0168]因此，例如在其中在负载中包括的电感的影响下SiC功率MOSFET被施加有等于或大于电源电压的电压的情况下，当电压超过低带隙区域LBG的雪崩击穿电压时，在SiC功率MOSFET的低带隙区域LBG中引起雪崩击穿现象。换言之，同样在本第三实施例的SiC功率MOSFET中，在单元区域中形成具有低雪崩击穿电压的低带隙区域LBG。作为结果，在外围区域中不引起雪崩击穿现象的情况下，可以在单元区域中引起雪崩击穿现象。因此，同样在本第三实施例中，可以有效地抑制在其中雪崩电流局部集中的外围区域PER中出现雪崩击穿现象。作为结果，可以防止功率MOSFET由于功率MOSFET的雪崩耐量的超过而被击穿。因此，同样在本第三实施例的SiC功率MOSET中，即使当SiC功率MOSET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可以避免导致SiC功率MOSET的击穿的情形。由于此原因，同样根据本第三实施例，可以提高包括SiC功率MOSET的半导体器件的可靠性。
[0169]第四实施例
[0170]在第一实施例中，例如，如图1所示，已经通过以包括其中形成有功率MOSFET的半导体芯片CHPl的半导体器件(分立产品)为例给出了描述。然而，本说