这种情况下，例如当在低带隙区域LBG中引起雪崩击穿现象时，大量产生的空穴流过P柱区域PCR。然而，低带隙区域LBG和元件部分彼此间隔开。由于此原因，大量产生的空穴以分散方式流过在与图2的纸面垂直的方向上延伸的P柱区域PCR。换言之，当如本第一实施例中那样将低带隙区域LBG和元件部分彼此间隔开时，雪崩电流变得不太可能集中。因而，雪崩电流分散。结果，流过沟道区域CH的雪崩电流的集中得以抑制。这可以减少流过沟道区域CH的雪崩电流。这抑制由于雪崩电流流过沟道区域CH的基极电阻导致的电压降。因此，根据本第一实施例，可以减少与由源极区域SR形成的发射极区域的电势差。由于此原因，可以抑制寄生ηρη双极晶体管的导通操作。因而，根据本第一实施例，可以抑制由于寄生ηρη双极晶体管的导通操作导致的功率MOSFET的击穿。
[0092]根据至此的描述，在本第一实施例中，首先，通过在单元区域CR中设置低带隙区域LBG，可以抑制在外围区域PER中引起雪崩击穿现象。然后，在本第一实施例中，形成在单元区域CR中的低带隙区域LBG形成在比P柱区域PCR的深度的一半更深的区域中。结果，即使当在低带隙区域LBG中引起雪崩击穿现象时，也可以有效地抑制寄生ηρη双极晶体管的导通操作。因此，根据本第一实施例，即使当向功率MOSFET施加超过电源电压的电压以由此引起雪崩击穿现象时，也可以防止功率MOSFET击穿。由于此原因，根据本第一实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
[0093]然后，如图2所示，本第一实施例的第二特征在于，在外围区域PER中，在比P柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG，该高带隙区域HBG具有比外延层EPI的带隙更大的带隙。此外，考虑到高带隙区域HBG形成在外延层EPI中的事实，将高带隙区域HBG形成在比P柱区域PCR的底部更浅的区域中。因此，在本第一实施例中，形成在外围区域PER中的高带隙区域HBG形成在比形成于单元区域CR中的低带隙区域LBG更浅的区域中。
[0094]这里，将考虑表明雪崩击穿电压(pn结的击穿电压)与带隙之间的关系的(式I)。其表明形成在外围区域PER中的高带隙区域HBG的雪崩击穿电压高于单元区域CR中的雪崩击穿电压。特别地，在本第一实施例中，在单元区域CR中形成低带隙区域LBG。结果，根据本第一实施例，通过在单元区域CR中形成低带隙区域LBG的事实与在外围区域PER中形成高带隙区域HBG的事实的协同作用，可以抑制在外围区域PER中引起雪崩击穿现象。
[0095]因此，例如，即使当在负载中包括的电感的影响下，功率MOSFET被施加有等于或大于电源电压的电压时，在外围区域PER中没有引起雪崩击穿现象的情况下，在单元区域CR的低带隙区域LBG中引起雪崩击穿现象。换言之，在本第一实施例的功率MOSFET的情况下，在外围区域PER中形成具有高雪崩击穿电压的高带隙区域HBG。结果，在外围区域PER中不引起雪崩击穿现象的情况下，可以在单元区域CR中引起雪崩击穿现象。由此，根据本第一实施例，可以有效地抑制雪崩击穿现象在其中雪崩电流局部集中的外围区域PER中的出现。结果，可以防止功率MOSFET由于功率MOSFET的雪崩耐量的超过而被击穿。S卩，在本第一实施例的功率MOSFET的情况下，可以在单元区域CR中引起雪崩击穿现象，与外围区域PER中相比，在该单元区域CR中雪崩电流不太可能局部集中。换言之，根据本第一实施例，在外围区域PER中形成高带隙区域HBG。因此，在其中功率MOSFET的雪崩耐量往往被超过的外围区域PER中出现雪崩击穿现象之前，可以在单元区域CR中引起雪崩击穿现象，与外围区域PER中相比在该单元区域CR中功率MOSFET的雪崩耐量不太可能被超过。结果，在本第一实施例的功率MOSFET的情况下，即使当功率MOSFET被施加有超过电源电压的电压以引起雪崩击穿现象时，也可避免导致功率MOSFET的击穿的情形。由于此原因，根据本第一实施例，可以提高包括功率MOSFET的半导体器件的可靠性。
[0096]特别地，在本第一实施例中，在外围区域PER中，在比P柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG。换言之，以使得被包括在形成于外延层EPI的表面层附近的元件部分(主结部分)内部的方式形成高带隙区域HBG。假设主结部分表示例如形成于沟道区域CH与外延层EPI之间的png。结果，根据本第一实施例，可以有效地抑制形成于外延层EPI的表面层附近的元件部分(主结部分)处的寄生ηρη双极晶体管的导通操作。换言之，在本第一实施例中，高带隙区域HBG形成在比P柱区域PCR (包括在主结部分内部的区域)的深度的一半更浅的区域中。结果，可以使得引起寄生ηρη双极晶体管的导通操作的雪崩击穿现象不太可能出现在该区域中。即，根据本第一实施例，可以将外围区域PER中特别是其中寄生ηρη双极晶体管往往执行导通操作的区域中的雪崩击穿电压设定为高。结果，可以避免由于雪崩击穿现象导致功率MOSFET的击穿。这可以提高包括功率MOSFET的半导体器件的可靠性。
[0097]因而，在本第一实施例中，特征还在于，在外围区域PER中设置高带隙区域HBG。以下，将对高带隙区域HBG的具体配置示例给出描述。首先，例如，当外延层EPI由硅(Si)形成时，高带隙区域HBG可以由通过利用至少碳(C)对硅进行掺杂得到的半导体区域形成。这是由于下列原因:例如，如专利文献3中所示，当硅被掺杂有高浓度碳时，带隙增加。具体而言，在本第一实施例中，例如，碳的浓度被设定在大于等于20mol%且小于等于30mol%。结果，可以使高带隙区域HBG的带隙大于硅的带隙。在这种情况下，例如，高带隙区域HBG的带隙约为2.2eV至3.3eV，这大于硅的带隙(1.12eV)。
[0098]〈对超结结构的利用〉
[0099]随后，将描述将本第一实施例的技术构思应用到具有超结结构的功率MOSFET的利用。超结结构是其中即使当外延层EPI (η柱区域)的杂质浓度设定成高时整个外延层EPI也往往被耗尽的结构。因此，可以减小导通电阻，同时确保高击穿电压。因此，从实现导通电阻的充分减小的角度而言，在具有超结结构的功率MOSFET中，外延层EPI的杂质浓度高于普通结构的功率MOSFET中的外延层EPI的杂质浓度。外延层EPI不仅形成在单元区域CR中而且形成在外围区域PER中。由于此原因，在具有超结结构的功率MOSFET中，形成于外围区域PER中的外延层EPI的杂质浓度也高于普通结构的功率MOSFET中形成于外围区域PER中的外延层EPI的杂质浓度。这里，在无论超结结构或普通结构的任何结构中，当在外围区域PER中引起雪崩击穿现象时，与在单元区域CR中引起雪崩击穿现象时相比，雪崩电流都更多地局部集中。因此，雪崩耐量被超过，这使得功率MOSFET更可能被击穿。这表明如下:有用的是本第一实施例中的技术构思，该技术构思基于如下基本构思:不管是超结结构或普通结构，外围区域PER的雪崩击穿电压都被设定成高于单元区域CR的雪崩击穿电压，以便防止功率MOSFET的击穿。
[0100]此外，在超结结构的情况下，为了充分地减小导通电阻，外延层EPI (η柱区域)的杂质浓度是比普通结构中高的浓度。在这点上，基于雪崩击穿现象的雪崩电流与外延层EPI的杂质浓度成比例。因此，在其中外延层EPI (η柱区域)的杂质浓度为高浓度的超结结构的情况下，雪崩电流大于普通结构的雪崩电流。结果，在超结结构的情况下，当在外围区域PER中引起雪崩击穿现象时，与当在单元区域CR中引起雪崩击穿现象时相比雪崩电流更多地局部集中。除了这一点，由于外延层EPI的杂质浓度为高浓度这一事实引起的雪崩电流本身的幅度也大。由于这些点的协同因素，雪崩耐量被超过，这使得功率MOSFET相比普通结构而言更可能被击穿。因此，本第一实施例的技术构思可特别有用地适用于具有超结结构的功率M0SFET，该技术构思基于如下基本构思:将外围区域PER的雪崩击穿电压设定成高于单元区域CR的雪崩击穿电压。
[0101]然后，在超结结构中，将P柱区域PCR和η柱区域交替地布置在外延层EPI中。因此，在超结结构中，同样在外延层EPI的沿着其厚度深的部分中，在p柱区域PCR和η柱区域之间的边界区域中形成png。换言之，在超结结构中，不仅存在在外延层EPI的表面层区域附近的外延层EPI与沟道区域CH之间的边界区域中形成的pn结(主结部分)，而且存在在外延层EPI的深区域中的η柱区域和P柱区域PCR之间的边界区域中形成的pn结(列结部分)。由于此原因，在超结结构的情况下，通过在外延层EPI的深区域中设置低带隙区域LBG，可以特意地减小列结部分的雪崩击穿电压。在这种情况下，其中已经特意减小雪崩击穿电压的列结部分与元件部分充分隔离开。因此，流过元件部分的雪崩电流被分散。结果，可以抑制寄生ηρη双极晶体管在元件部分中的导通操作。即，在超结结构的功率MOSFET中，列结部分(png)也存在于深区域中。由于此原因，可以在与列结部分对应的外延层EPI的深区域中形成低带隙区域。结果，即使当在形成于外延层EPI的深区域中的低带隙区域LBG中引起雪崩击穿现象时，也可以有效地抑制寄生ηρη双极晶体管的导通操作。结果，在超结结构的功率MOSFET的情况下，即使当大于电源电压的电压被施加到功率MOSFET以引起雪崩击穿现象时，也可以防止功率MOSFET被击穿。因而表明，本第一实施例的技术构思可有效地适用于特别是具有超结结构的功率MOSFET。
[0102]另一方面，在普通结构的功率MOSFET中，主结部分形成在外延层的浅区域中。而pn结不形成在外延层的深区域中。因此，对于普通结构的功率M0SFET，认为如超结结构的功率MOSFET中那样在外延层的深区域中的pn结处形成具有特意减小雪崩击穿电压的作用的低带隙区域是不太重要的。换言之，在普通结构的功率MOSFET中，需要在包括主结部分的外延层的浅区域中形成低带隙区域。在这种情况下，与其中在外延层的深区域中形成低带隙区域对其而言有用的超结结构的功率MOSFET相比，对于普通结构的功率MOSFET而言，该形成被认为对于避免功率MOSFET的击穿不太有用。
[0103]然而，即使在普通结构的功率MOSFET中，低带隙区域在单元区域CR中的设置也可以提供抑制外围区域中的雪崩击穿现象的效果。因此，为了使得单元区域CR的雪崩击穿电压低于外围区域PER的雪崩击穿电压，在单元区域CR中设置低带隙区域。本第一实施例中的该基本构思被认为即使在应用于普通结构的功率MOSFET时也具有给定实用性。
[0104]而在本第一实施例中，作为形成于单元区域CR中的低带隙区域LBG的具体配置示例，当外延层EPI为硅时，低带隙区域LBG可以由通过利用至少锗(Ge)对硅进行掺杂得到的半导体区域形成。当将该配置应用于超结结构的功率MOSFET时，除了关于第一实施例的特征描述的基本效果之外，还可以得到下列继发效果。
[0105]例如，如图2所示，在超结结构中，形成有均由P型半导体区域形成的P柱区域PCRo在单元区域CR中，低带隙区域LBG以使得覆盖P柱区域PCR的方式形成。这里，P柱区域PCR掺杂有例如作为P型杂质的硼(B);并且低带隙区域LBG掺杂有作为低带隙杂质的锗。因此，在其中低带隙区域LBG和P柱区域PCR彼此重叠的重叠区域中，硅掺杂有硼和锗。然后，锗具有抑制硼的扩散的作用。结果，由于硼的扩散导致的P柱区域PCR的宽度的扩大(在图2的横向方向上)在重叠区域中得以抑制。由于此原因，例如，根据本第一实施例，可以抑制由于P柱区域PCR的宽度的扩大导致的η柱区域(外延层EPI)的宽度的变窄。考虑到η柱区域用作电流路径的事实，这意味着抑制电流路径变窄。换言之，这意味着抑制导通电阻增加。因此，根据本第一实施例，低带隙区域LBG由通过利用至少锗对硅进行掺杂得到的半导体区域形成。当将该配置应用于超结结构的功率MOSFET时，也可以得到能够抑制功率MOSET的导通电阻增加的继发效果。
[0106]〈修改示例〉
[0107]在本第一实施例中，对下列示例给出了描述:例如，如图2所示，在单元区域CR中，在比P柱区域PCR的深度的一半更深的区域中形成低带隙区域LBG ;并且在外围区域PER中，在比P柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG。然而，本第一实施例的技术构思不限于此。例如，可以仅采用其中在单元区域中在比P柱区域PCR的深度的一半更深的区域中形成低带隙区域LBG的配置。备选地，也可以仅采用其中在外围区域PER中在比P柱区域PCR的深度的一半更浅的区域中形成高带隙区域HBG的配置。
[0108]同样在这种情况下，可以实现将外围区域PER的雪崩击穿电压设定成高于单元区域CR的雪崩击穿电压的基本构思。换言之，同样在本修改示例中，不在其中雪崩电流局部集中的外围区域PER中，而在其中雪崩电流不像在外围区域PER中那么局部集中的单元区域CR中，可以引起雪崩击穿现象。结果，同样根据本修改示例，可以有效地防止功率MOSFET由于雪崩击穿现象的击穿。结果，可以提高包括功率MOSFET的半导体器件的可靠性。
[0109]<用于制造半导体器件的方法>
[0110]如上所述配置本第一实施例中的半导体器件。以下将通过参照附图描述其制造方法的一个示例。用于制造本第一实施例的半导体器件的方法是用于制造具有单元区域和形成在单元区域外侧的外围区域的半导体器件的方法。例如，在本第一实施例中，将对称为所谓“多外延