基于钴的互连及其制造方法
【技术领域】
[0001]本发明的实施例总体上涉及金属互连结构及其制造方法。更具体地，本发明的实施例涉及基于钴的互连结构及其制造方法。
【背景技术】
[0002]集成电路(IC)器件通常包括形成在半导体衬底内或上的电路元件，例如晶体管、电容器和电阻器。互连结构用于将分立的电路元件电耦合或连接成功能电路。典型的金属互连可以包括线路部分和通孔部分。
[0003]当前，互连结构是由铜制造的，并且可以包括阻挡层，例如钛或钽或诸如氮化钽或氮化钛之类的氮化物材料、或它们的组合(例如，氮化钽/钽(TNT))。利用铜互连结构的问题在于它们对可能导致空位形成和故障的电迀移高度敏感。
[0004]钨金属化部已经成功用于制造前端接触部，并且因此已被建议用于后端金属化部，用于进行互连的制造。利用钨金属化部的可取优点是其对有害的电迀移效应高度耐受。然而，利用钨金属化部的缺点是其电阻率高于铜。更具体地，钨线路电阻比铜互连高4到6倍，并且通孔电阻可能高出多达20%。这些高电阻严重降低了集成电路的性能并且因此是不期望的。
【附图说明】
[0005]图1A-1E是根据本发明的实施例的形成具有晶种层的钴互连的方法的截面侧视图图不。
[0006]图2是根据本发明的实施例的具有由具有晶种层的钴互连形成的多个金属化层的集成电路的截面侧视图图示。
[0007]图3是示出根据本发明的实施例的形成具有晶种层的钴互连的方法的流程图。
[0008]图4A-4F是根据本发明的实施例的形成具有钴插塞的钴互连的方法的截面侧视图图不。
[0009]图5A-5F是根据本发明的实施例的形成具有钴插塞和晶种层的钴互连的方法的截面侧视图图示。
[0010]图6是示出根据本发明的实施例的形成具有钴插塞的钴互连的方法的流程图。
[0011]图7描绘了根据本发明的实施例的包括基于钴的金属栅极电极的金属氧化物半导体场效应晶体管(MOS-FET)。
[0012]图8示出了根据本发明的一种实施方式的计算设备。
【具体实施方式】
[0013]本发明的实施例涉及钴互连和制造钴互连的方法。应当注意，在各种实施例中，参考附图做出了描述。然而，可以在没有这些具体细节中的一个或多个的情况下或者在不与其它已知方法和构造组合的情况下实践特定实施例。在以下描述中，阐述了许多细节，例如具体构造、尺寸和工艺等，以提供对本发明的实施例的深入理解。在一些实例中，并未以具体细节的形式描述公知的半导体工艺和制造技术，以避免使本发明难以理解。在整个说明书中，对“一个实施例”、“实施例”等的引用表示结合实施例所描述的特定特征、结构、构造或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在一个实施例中”、“实施例”等不一定指代本发明的同一个实施例。此外，特定特征、结构、构造或特性可以采用任何适合的方式组合到一个或多个实施例中。
[0014]本文中使用的术语“在……之上”、“到……”、“在……之间”和“在……上”可以指代一个层相对于其它层的相对位置。一个层在另一层“之上”或“上”或者接合“到”另一层可以与另一层直接接触或者可以具有一个或多个中间层。层“之间的”一个层可以与层直接接触或者可以具有一个或多个中间层。
[0015]本发明的一个实施例是钴互连，其包括钴晶种层和钴填充材料。晶种层由与形成钴填充材料所使用的不同的成分和/或不同的工艺形成。另一个实施例是钴互连，其包括钴插塞层和钴填充材料。插塞层由与形成钴填充材料所使用的不同的成分和/或不同的工艺形成。这种钴互连是有利的，因为它们具有低电阻(例如，低于钨)并且对电迀移高度耐受(例如，比铜更耐受电迀移)，使得能够制造高性能互连结构。另一个优点是钴互连不需要阻挡层，阻挡层在其它情况下用于防止铜迀移。由于常规互连处理中的尺寸缩放，这种阻挡层的高电阻可能在较大程度上影响常规铜互连的性能。
[0016]在第一方面中，共形的基于钴的晶种层形成在电介质层中的开口中。然后基于钴的填充材料沉积或生长在基于钴的晶种层上，以形成钴互连。
[0017]例如，图1A-1F示出了根据本发明的实施例的形成具有含钴晶种层和含钴填充层的钴互连的方法。图1A示出了具有顶表面的衬底106，衬底106可以用作能够在其上形成钴互连的衬底。衬底106可以包括部分制造的集成电路(IC)的最终制造钴互连的任何部分。例如，衬底106通常将包括有源和无源器件或在其上形成有源和无源器件。如图1A中所示，导电区150被包括在最终要在其上形成钴互连的衬底106中。在一个这种实施例中，衬底106已经被处理穿过线路前端(FEOL)，并且导电区150是形成在晶体半导体衬底或层中的扩散区，例如导电区是晶体管的源极或漏极区。在另一个这种实施例中，导电区150是线路后端(BEOL)金属化结构中的下层金属线路，如以下结合图2所更详细描述的。尽管实施例可以理想地适合于制造例如但不限于微处理器、存储器、电荷耦合器件(CXD)、片上系统(SoC) IC或基带处理器的半导体集成电路，但是其它应用也可以包括微电子机器、MEMS、激光器、光学设备、封装层等。实施例还可以用于制造个体半导体器件，例如本文描述的钴结构可以用于制造金属氧化物半导体(MOS)晶体管的栅极电极。
[0018]再次参考图1A，电介质层102形成在衬底106上方。电介质层102可以由任何适当的电介质或绝缘材料构成，所述材料例如但不限于二氧化硅、S1F、碳掺杂的氧化物、玻璃或聚合物材料。开口形成在电介质层中。开口使导电区150露出，最终可以由钴互连形成至导电区的接触部。在一个实施例中，如图1A中所示，如双金属镶嵌工艺中常见的那样，开口包括具有侧壁116的下部开口 114(例如，通路孔或狭缝)和具有侧壁112的上部开口110(例如，金属线路沟槽)。尽管描绘了两个开口，但要领会，可以替代地在电介质层102中形成单个开口，例如，如单金属镶嵌方式中使用的，其中在单次操作中仅制造一条线路或通孔而不是两者。可以通过金属镶嵌和双金属镶嵌型制造中通常使用的公知的光刻和蚀刻处理技术来在电介质层102中制造开口或多个开口。尽管仅描绘了单个电介质层102，但也可以使用相同或不同电介质材料的多个层，例如，其中具有开口 114的第一电介质层、以及其中具有开口 112的第二电介质层。另外，在实施例中，并且如图1A中所示，电介质层102形成在设置在衬底106上的蚀刻停止层104上。蚀刻停止层104可以由诸如氮化硅或氮氧化硅的材料构成。
[0019]参考图1B，沉积钴晶种层120。可以领会，在沉积晶种层120之前，可以形成粘附层/阻挡层，例如，氮化钽/钽(TNT)层或氮化钛/钛层。然而，在另一个实施例中，不使用粘附层和/或阻挡层，并且晶种层120直接形成在电介质层102上并且直接形成在导电区150上。晶种层120可以形成在电介质层102的顶表面108上并且形成在衬底106的露出的顶表面118上(例如，导电区150上)。钴晶种层120还形成在上部开口 114的侧壁116以及上部开口 110的侧壁112上。
[0020]晶种层120可以是由包括钴的材料构成的共形层。在一个实施例中，钴晶种层120被形成为小于3nm的厚度，并且通常为Inm到3nm的厚度。晶种层120可以用作用于生长随后的填充材料的成核层。在一个实施例中，晶种层120大体上(如果不是完全的话)由钴构成。例如，在具体的这种实施例中，晶种层包括至少50%的钴。如本文中使用的，成分的％是指原子％。在特定实施例中，晶种层包括至少90%的钴。在任何这种情况下，晶种层成分的非钴剩余物(如果有的话)可以包括Al、N1、Cu、Ag、Au、Mn、T1、V、Cr、Fe、Ta、W、Ru、P、B、C、N、S1、Ge、Mg、Zn、Rh、Pt、Cd、Hf、In、Sn、C、O、Be、Ca、Zr、Nb、Mo、Ir、Re 或 Pd 中的一种或多种。在另一个实施例中，晶种层120由基于钴的化合物或合金材料构成。例如，在一个实施例中，晶种层120由低合金构成，低合金由大约0.25-5%的诸如上文所列出的那些元素的