半导体装置的制造方法
【技术领域】
[0001]本说明书中记载的技术涉及一种半导体装置。
【背景技术】
[0002]在具有二级管的元件结构的半导体装置中，阳极区的设计会对耐压、高速性、低损失性等特性产生影响。例如，在日本专利公开公报2004-88012号(专利文献I)中公开了如下的技术，即，为了提高高速性以及低损失性而降低向阴极区的空穴注入量的技术。具体而言，在专利文献I中，为了降低阳极区的P型的杂质的注入量并且降低向阴极区的空穴注入量，从而在半导体基板的平面方向上交替地配置有在半导体基板的表面上露出的高浓度的较浅的P层、和在半导体基板的表面上露出的低浓度的较深的P层。
[0003]在先技术文献
[0004]专利文献
[0005]专利文献1:日本特开2004 - 88012号公报
【发明内容】
[0006]发明所要解决的课题
[0007]如日本专利公开公报2004-88012号中所记载那样，当为了降低向阴极区的空穴注入量而降低阳极区的P型的杂质的注入量时，耐压将下降。为了確保半导体装置的耐压，阳极区的深度或杂质浓度、杂质的注入量是被限制的。在现有的半导体装置中，难以使耐压的確保和空穴注入量的降低这两者兼顾。
[0008]用于解决课题的方法
[0009]本说明书所公开的第一半导体装置具备了具有阳极区与阴极区的半导体基板。阳极区包括:第一导电型的第一区域，其在离半导体基板的表面第一深度的位置处具有第一导电型的杂质浓度的最大值；第一导电型的第二区域，其在与第一深度相比靠半导体基板的表面侧的第二深度的位置处具有第一导电型的杂质浓度的最大值；第三区域，其被设置于第一区域与第二区域之间，并且所述第三区域的第一导电型的杂质浓度为半导体基板的表面的1/10以下。
[0010]根据上述的第一半导体装置，由于在第一区域与第二区域之间包括第一导电型的杂质浓度足够低的第三区域，因此能够抑制第一区域对空穴注入量造成影响的情况。能够在为了确保耐压而提高第一区域的第一导电型的杂质浓度的同时，为了抑制空穴注入量而减少第二区域的第一导电型的杂质，从而能够同时实现耐压的確保与空穴注入量的降低。
[0011]在上述的第一半导体装置中，第三区域也可以是包含第二导电型的杂质的区域。另外，也可以使第三区域的至少一部分露出于半导体基板的表面，并且与半导体基板的表面电极进行肖特基接合。
[0012]在上述的半导体装置中，优选为，第一区域的第一深度的位置的杂质浓度为I X 1016atoms/cm3以下。
[0013]本说明书所公开的第二半导体装置在同一半导体基板上具备二极管区与IGBT区。二极管区包含阳极区与阴极区。阳极区包含:第一导电型的第一区域，其在离半导体基板的表面第一深度的位置处具有第一导电型的杂质浓度的最大值；第一导电型的第二区域，其在与第一深度相比靠半导体基板的表面侧的第二深度的位置处具有第一导电型的杂质浓度的最大值。IGBT区包含第一导电型的体区、第二导电型的漂移区、第二导电型的发射区、第一导电型的集电区，体区在离半导体基板的表面第一深度的位置处具有第一导电型的杂质浓度的第一极大值，并且在与第一深度相比靠半导体基板的表面侧的位置处具有第一导电型的杂质浓度的第二极大值。
[0014]根据上述的第二半导体装置，与第一半导体装置相同地，能够在为了确保耐压而提高第一区域的第一导电型的杂质浓度的同时，为了抑制空穴注入量而减少第二区域的第一导电型的杂质。另外，由于在第一区域与第二区域之间包含第一导电型的杂质浓度足够低的第三区域，因此能够抑制第一区域对空穴注入量造成影响。另外，在IGBT区域中，能够在具有第一极大值的区域中确保耐压的同时，在具有第二极大值的区域中，在IGBT工作时有效地除去空穴。
【附图说明】
[0015]图1为实施例1所涉及的半导体装置的俯视图。
[0016]图2为图1的I1-1I线剖视图。
[0017]图3为概念性地表示图1的半导体装置的阳极区中的杂质浓度分布的图。
[0018]图4为对实施例1的半导体装置的制造方法进行说明的图。
[0019]图5为对实施例1的半导体装置的制造方法进行说明的图。
[0020]图6为对实施例1的半导体装置的制造方法进行说明的图。
[0021]图7为对实施例1的半导体装置的制造方法进行说明的图。
[0022]图8为改变例所涉及的半导体装置的纵剖视图。
[0023]图9为改变例所涉及的半导体装置的俯视图。
[0024]图10为改变例所涉及的半导体装置的俯视图。
[0025]图11为实施例2所涉及的半导体装置的纵剖视图。
[0026]图12为概念性地表示图11的半导体装置的阳极区中的杂质浓度分布的图。
[0027]图13为对实施例2的半导体装置的制造方法进行说明的图。
[0028]图14为对实施例2的半导体装置的制造方法进行说明的图。
[0029]图15为对实施例2的半导体装置的制造方法进行说明的图。
[0030]图16为对实施例2的半导体装置的制造方法进行说明的图。
[0031]图17为对实施例2的半导体装置的制造方法进行说明的图。
[0032]图18为对实施例2的半导体装置的制造方法进行说明的图。
[0033]图19为实施例3的半导体装置的纵剖视图。
[0034]图20为概念性地表示图19的半导体装置的阳极区中的杂质浓度分布的图。
[0035]图21为概念性地表示图19的半导体装置的体区以及其附近的杂质浓度分布的图。
[0036]图22为改变例所涉及的半导体装置的纵剖视图。
【具体实施方式】
[0037]实施例1
[0038]如图1、2所示，半导体装置10具备包含元件区域11与周边区域12的半导体基板100。另外，在图1中，省略了表面电极132的图示。
[0039]半导体基板100具备:露出于半导体基板100的背面(ζ轴的负方向的面)的η型阴极层101、和被设置在阴极层101的表面(ζ轴的正方向的面)上的η型的漂移层102。阴极层101以及漂移层102构成阴极区域。阴极层101与背面电极131相接。在元件区域11中，在漂移层102的表面上具备阳极区120，阳极区120包括:与漂移层102的表面相接的第一区域103、露出于半导体基板100的表面的第二区域105、被设置在第一区域103与第二区域105之间的第三区域104。第二区域105与表面电极132相接。在周边区域12中，在漂移层102的表面上具备P型的FLR层111、112。FLR层111的表面在半导体基板100的中央侧与表面电极132相接，在周边侧与绝缘膜133相接。FLR层111、112为半导体装置10的周边耐压结构。周边耐压结构的方式并不限定于FLR层，还能够使用降低表面电场(REduced SURface FielchRESURF)层等的现有公知的结构。
[0040]图3为表示阳极区120的深度方向上的P型的杂质浓度分布的图。纵轴示出了半导体基板100的深度方向上的位置。Al为第二区域105的上端的位置，BI为第二区域105与第三区域104的边界的位置，Cl为第三区域104与第一区域103的边界的位置，Dl为第一区域103与漂移层102的边界的位置。参照符号173、175分别示出了第一区域103、第二区域105的P型的杂质浓度分布。为了进行比较，一并图示了参照符号为179的现有的半导体装置的阳极区的P型的杂质浓度分布。
[0041]分布173的P型的杂质浓度的最大值位于离半导体基板100的表面第一深度的位置处，