具有背侧插入结构的半导体器件及其制造方法
【专利说明】
【背景技术】
[0001]半导体器件的制造包括主要在诸如硅晶片之类的半导体衬底的前侧处导电和介电结构的形成和杂质区域的形成。在晶片前侧上的处理之后在背侧上形成介电结构和图形化杂质区域受到严格的工艺约束。例如，对于背侧处理可获得的热预算可以受限，从而导致关于可应用材料的进一步约束限制。需要提供一种简化了在晶片背侧处形成图形化结构的制造半导体器件的方法，以及用以提供具有图形化背侧的半导体器件。
【发明内容】
[0002]一个实施例涉及一种制造半导体器件的方法。方法包括在形成于半导体基底层上的第一半导体层中形成空腔。空腔从第一半导体层的处理表面延伸至基底层。凹进的掩模衬垫形成在空腔的侧壁的远离处理表面的部分上，或者掩模插塞形成在远离处理表面的空腔的一部分中。第二半导体层通过外延生长在处理表面上，其中第二半导体层跨越空腔。
[0003]根据另一实施例，半导体器件包括半导体本体，具有在前侧的第一表面和在背侧的平行于第一表面的第二表面、以及有源区域和边缘终止区域。边缘终止区域将有源区域与半导体本体的外表面分隔，其中外表面连接了第一表面和第二表面。有源区域中的元件结构主要形成为比第二表面更靠近第一表面。背侧插入结构从第二表面延伸进入边缘终端区域中的半导体本体中。
[0004]根据另一实施例，半导体器件包括半导体本体，具有在前侧的第一表面和在背侧的平行于第一表面的第二表面。元件结构主要形成为比第二表面更靠近第一表面。插入结构从第二表面延伸进入半导体本体中，其中插入结构包括相变材料、具有至少lE5cm/s的复合速度的复合结构、受主杂质或施主杂质。
[0005]本领域技术人员一旦阅读了以下详细说明书、以及一旦查看了附图将认识到额外的特征和优点。
【附图说明】
[0006]包括附图以提供对于本发明的进一步理解，并且包含在该说明书中并且构成了其一部分。附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。通过参考以下详细说明书将使得本发明的其它一些实施例和有意优点变得更加易于理解。
[0007]图1A是用于示出了在形成在基底层上形成的第一半导体层中空腔之后的、根据一个实施例关于对准标记的制造半导体器件的方法的半导体衬底的一部分的示意性剖视图。
[0008]图1B是在通过外延在第一半导体层上生长第二半导体层之后的图1A的半导体衬底部分的示意性剖视图。
[0009]图1C是在移除了整个基底层之后的图1B的半导体衬底部分的示意性剖视图。
[0010]图1D包括在光致抗蚀剂层曝光期间图1C的半导体衬底部分的示意图剖视图。
[0011]图1E是在形成了与背侧插入结构对准的前侧结构的图1D的半导体衬底部分的示意性剖视图。
[0012]图1F是在移除了一部分基底层之后图1B的半导体衬底部分的示意性剖视图。
[0013]图2A是用于示出在形成了辅助焊盘之后根据包括过度生长空腔的一个实施例的制造半导体器件的方法的半导体衬底的一部分的示意性剖视图。
[0014]图2B是在辅助焊盘之间选择性生长第一半导体层之后的图2A的半导体衬底部分的示意性剖视图。
[0015]图2C是在提供了掩模层之后图2B的半导体衬底部分的示意性剖视图。
[0016]图2D是在凹进了掩模层之后图2C的半导体衬底部分的示意性剖视图。
[0017]图2E是在封盖了第一半导体层中空腔之后图2D的半导体衬底部分的示意性剖视图。
[0018]图2F是通过外延生长了第二半导体层之后图2E的半导体衬底部分的示意性剖视图。
[0019]图2G是在移除了基底层之后图2F的半导体衬底部分的示意性剖视图。
[0020]图3A是在边缘终止区域中提供了背侧插入结构的根据一个实施例的半导体器件的一部分的示意性剖视图。
[0021]图3B是图3A的半导体器件的示意性横向剖视图。
[0022]图4A是具有增大了反向阻挡能力的背侧插入结构的根据一个实施例的半导体器件的一部分的示意性剖视图。
[0023]图4B是图4A的半导体器件的示意性横向剖视图。
[0024]图5A是用于示出在提供具有包含杂质的处理材料的插入结构之后、提供了沿着背侧处插入结构形成的场停止部分的根据一个实施例的制造半导体器件的方法的半导体衬底的一部分的不意性剖视图。
[0025]图5B是在杂质向外扩散之后的图5A的半导体衬底部分的不意性剖视图。
[0026]图6是具有沿着背侧处插入结构形成的反掺杂岛的根据一个实施例的半导体器件的一部分的示意性剖视图。
[0027]图7是具有包括相变材料的背侧插入结构的根据一个实施例的半导体器件的一部分的示意性剖视图。
[0028]图8是具有沿着基底层和第一半导体层之间界面的空隙或介电岛的根据一个实施例的半导体器件的一部分的示意性剖视图。
【具体实施方式】
[0029]在以下详细说明书中，参考了形成其一部分的附图，其中借由解释说明了可以实施本发明的具体实施例而示出了附图。应该理解的是可以采用其它一些实施例，并且可以做出结构或逻辑改变而不脱离本发明的范围。例如，对于一个实施例说明或描述的特征可以用在其它一些实施例上或者与其结合以产生另一实施例。有意的是本发明包括这些修改和变形。使用特定语言描述示例，其不应构造为限定了所附权利要求的范围。附图并未按照比例并且仅用于示意性目的。为了简明，如果没有另外给出相反指示的话，在不同附图中由对应的附图标记表示相同的元件。
[0030]术语“具有”、“含有”、“包含”、“包括”等等是开放式的，并且术语指示了所述结构、元件或特征的存在，但是并未排除额外的元件或特征。冠词“一”、“一个”、“该”意在包括复数以及单数形式，除非上下文明确给出相反指示。
[0031]术语“电连接”描述了在电连接的元件之间的永久性低欧姆连接，例如在所述元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适用于信号传输的一个或多个插入元件，可以电性地设置在电耦合元件之间，例如在第一状态下提供了低欧姆连接以及在第二状态下提供了高欧姆电退耦的元件。
[0032]附图通过在掺杂类型“η”或“p”之后指示了或“ + ”而示出了相对掺杂浓度。例如，“η_”指示具有低于“η”掺杂区域的掺杂浓度的区域，而“η+”掺杂区域具有比“η”掺杂区域更高的掺杂浓度。相同相对掺杂浓度的掺杂区域并非必需具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0033]图1A至图1E涉及形成背侧插入结构以及用于将前侧结构与背侧插入结构对准的对准标记的方法。
[0034]第一半导体层IlOa通过外延生长在半导体基底层105上。基底层105是单晶半导体材料的层或层结构，例如硅(Si)、锗(Ge)、硅锗晶体(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)或其它^凡半导体。基底层105可以是同质层，或者可以包括基底衬底以及通过外延生长在基底衬底上的外延层，其中基底衬底和外延层可以在导电类型和/或杂质浓度方面不同。第一半导体层IlOa的晶格依照基底层105的晶格而生长。
[0035]一个或多个第一和第二空腔205a、205b可以形成在与基底层105相对的第一半导体层IlOa的处理表面1lx中。例如，硬掩模可以通过光刻工艺形成在处理表面1lx上，并且可以通过反应离子刻蚀而刻蚀空腔205a、205b，其中空腔205a、205b可以延伸进入基底衬底中。根据其它一些实施例，空腔205a、205b可以通过局部遮蔽第一半导体层IlOa的外延生长而形成。
[0036]图1A示出了从处理表面1lx延伸至基底层105的第一空腔205a和第二空腔205b。第一空腔205a可以形成在半导体衬底500a的功能部分10a中，其形成了从包括基底层105和第一半导体层IlOa的半导体衬底500a获得的最终半导体器件的半导体本体的部分。第二空腔205b可以形成在切口部分10x中，其在分割工艺期间消耗或者移除以用于获得包括功能部分10a的多个相等的半导体裸片。第一空腔205a和第二空腔205b分别可以到达或者可以延伸进入基底层105中。
[0037]第一空腔205a的第一宽度wl可以小于第二空腔205b的第二宽度《2。空腔205a、205b可以采用掩模衬垫203加衬，其可以由一个或多个介电层构成或者包括一个或多个介电层，诸如氧化硅、氮氧化硅、氮化硅，和/或诸如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或钨W之类的扩散阻挡层。掩模衬垫203可以完全填充第一空腔205a或者两个空腔205a、205b，或者可以留下空隙。另外的材料可以部分或完全填充第一空腔205a或两个空腔 205a、205b。
[0038]第二半导体层120a形成在第一半导体层IlOa的处理表面1lx上。第二半导体层120a跨越第一空腔205a，但是并未在第二空腔205b的垂直突起中生长或者至少在其中留下空隙。
[0039]根据一个实施例，生长第二半