一种半导体器件的制造方法
【技术领域】
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002] 在半导体技术领域中，为应对器件尺寸减小带来的挑战，需要采用金属栅极替代 传统的多晶硅栅极。使用金属栅极可以消除多晶硅栅极的耗减问题，大幅减小器件的阈值 电压。通常，高k金属栅极工艺主要包括三种方式：先高k先金属栅极技术，先高k后金属 栅极技术和后高k后金属栅极技术。当CMOS器件的制造工艺发展到20nm以及以下工艺节 点，将主要采用后高k后金属栅极技术。
[0003] 随着CMOS器件尺寸的减小，为满足对器件性能的要求，等效氧化层厚度（EOT)也 随之减小。在等效氧化层厚度减小的过程中，为避免栅极泄露导致器件性能下降，通常将高 k材料与栅氧化层结合共同作为栅极介电层。在20nm及以下工艺节点，等效氧化层厚度需 要减小到大约1.lnm;为实现这一目标，产业上将使用化学氧化法形成的界面层（IL)代替 热氧化法形成的栅氧化层。
[0004] 与先高k后金属栅极技术相比，在后高k后金属栅极工艺中，高k介电层和高k盖 帽层在形成用于容置金属栅极的沟槽之后沉积形成。这将导致栅极叠层的填充更加复杂， 尤其在20nm以及以下的工艺中。在传统的后高k后金属栅极工艺中，NM0S和PM0S同时被 制造，因此，实现双功函数金属栅极以分别满足PM0S和NM0S对功函数的要求，是一个巨大 的挑战。
[0005] 如图1A至1F所示，现有技术中的采用后高k后金属栅极工艺的半导体器件的制 造方法，通常包括如下步骤：
[0006] 步骤E1:在半导体衬底100上形成伪栅极介电层1001、伪栅极1002以及层间介电 层300,如图1A所示。
[0007] 步骤E2 :去除NM0S和PM0S的伪栅极1002以及伪栅极介电层1001以形成栅极沟 槽，如图1B所示。
[0008] 其中，去除伪栅极1002可以采用干法刻蚀、湿法刻蚀或干法刻蚀加湿法刻蚀的方 式。去除伪栅极介电层1001也可以采用干法刻蚀、湿法刻蚀或干法刻蚀加湿法刻蚀的方 式。
[0009] 步骤E3 :在沟槽内形成包括高k介电层101、高k盖帽层102、阻挡层（barrier) 103和P型功函数层（PWF)104的叠层结构；形成覆盖栅极沟槽以及半导体衬底100的牺牲 层1003,在牺牲层上形成光刻胶层1004。形成的图形，如图1C所示。
[0010] 步骤E4 :对光刻胶层1004进行曝光显影去除其位于NM0S上方的部分，以该光刻 胶层1004为掩膜刻蚀去除P型功函数层（PWF) 104位于NM0S区域的部分，如图1D所示。
[0011] 其中，所采用的刻蚀方法，可以为干法刻蚀、湿法刻蚀或干法刻蚀加湿法刻蚀。
[0012] 之后，剥离去除光刻胶层1004和牺牲层1003。
[0013] 步骤E5 :在半导体衬底100形成牺牲层1005和位于其上的光刻胶层1006,通过曝 光显影去除光刻胶层1006位于PMOS上方的部分，对牺牲层1005位于PMOS区域的部分进 行刻蚀，并去除P型功函数层（PWF)104位于PM0S的栅极沟槽的上部侧壁上的部分，如图1E 所示。
[0014] 之后，剥离去除光刻胶层1006和牺牲层1005。
[0015] 步骤E6:在PM0S和NM0S的栅极沟槽内形成N型功函数层（NWF) 105和金属栅极 106,通过CMP(化学机械抛光）或回刻蚀工艺去除高k介电层101、高k盖帽层102、阻挡层 (barrier) 103和P型功函数层（PWF) 104、N型功函数层（NWF) 105和金属栅极106位于层 间介电层上的部分。形成的图形，如图1F所示。
[0016] 至此，完成了现有技术中的该半导体器件的制造方法的介绍。显然，在现有技术 中，由于NM0S和PM0S的栅极叠层结构被同时制造，无法实现在NM0S和PM0S上分别调整不 同的等效氧化层厚度（EOT)。
[0017] 此外，还有一个问题是，如果NM0S和PM0S被分开制作，在现有技术中通常在NM0S 和PM0S的栅极的交界位置会存在高k介电层的残留，导致高的栅极电阻。
[0018] 为解决上述技术问题，尤其是为解决现有技术中由于NM0S和PM0S的栅极叠层结 构同时被制造而导致的无法分别调整NM0S和PM0S上的等效氧化层厚度（EOT)的问题，有 必要提出一种新的半导体器件的制造方法。
【发明内容】
[0019] 针对现有技术的不足，本发明提出一种新的半导体器件的制造方法。
[0020] 本发明实施例提供一种半导体器件的制造方法，所述方法包括：
[0021] 步骤S101:提供半导体衬底，在所述半导体衬底上形成PM0S的伪栅极介电层、伪 栅极和NM0S的伪栅极介电层、伪栅极以及层间介电层；
[0022] 步骤S102 :先去除所述PM0S的伪栅极和伪栅极介电层以形成PM0S栅极沟槽，形 成覆盖所述PM0S栅极沟槽的底部和侧壁的包括PM0S的高k介电层和高k盖帽层的叠层结 构；再去除所述NM0S的伪栅极和伪栅极介电层以形成NM0S栅极沟槽，形成覆盖所述NM0S 栅极沟槽的底部和侧壁的包括NM0S的高k介电层和高k盖帽层的叠层结构；
[0023] 或者，先去除所述NM0S的伪栅极和伪栅极介电层以形成NM0S栅极沟槽，形成覆盖 所述NM0S栅极沟槽的底部和侧壁的包括NM0S的高k介电层和高k盖帽层的叠层结构；再 去除所述PM0S的伪栅极和伪栅极介电层以形成PM0S栅极沟槽，形成覆盖所述PM0S栅极沟 槽的底部和侧壁的包括PM0S的高k介电层和高k盖帽层的叠层结构；
[0024] 步骤S103:去除所述PM0S的高k介电层和高k盖帽层位于所述PM0S栅极沟槽的 侧壁上的部分以及所述NM0S的高k介电层和高k盖帽层位于所述NM0S栅极沟槽的侧壁上 的部分。
[0025] 可选地，所述步骤S102包括：
[0026] 步骤S1021:去除所述PM0S的伪栅极和伪栅极介电层以形成PM0S栅极沟槽；
[0027] 步骤S1022:在所述PM0S栅极沟槽内形成包括PM0S的高k介电层和高k盖帽层 的叠层结构，并形成覆盖所述PM0S栅极沟槽以及所述半导体衬底的第一牺牲层；
[0028] 步骤S1023:通过回刻蚀工艺去除所述第一牺牲层位于所述层间介电层之上的部 分；
[0029] 步骤S1024:去除所述NM0S的伪栅极介电层和伪栅极以形成NM0S栅极沟槽，在所 述NM0S栅极沟槽内形成包括NM0S的高k介电层和高k盖帽层的叠层结构，并形成覆盖所 述NM0S栅极沟槽以及所述半导体衬底的第二牺牲层。
[0030] 进一步地，所述步骤S103包括：
[0031] 步骤S1031 :通过回刻蚀工艺去除所述第二牺牲层位于所述层间介电层之上的部 分；
[0032] 步骤S1032:去除所述NM0S的高k介电层和高k盖帽层位于所述层间介电层之上 的部分，并去除一定厚度的所述第一牺牲层和所述第二牺牲层；
[0033] 步骤S1033:通过刻蚀工艺去除所述PM0S的高k介电层和高k盖帽层位于所述 PM0S栅极沟槽的侧壁上的部分以及所述NM0S的高k介电层和高k盖帽层位于所述NM0S栅 极沟槽的侧壁上的部分，剥离所述第一牺牲层和所述第二牺牲层。
[0034] 可选地，在所述步骤S103之后还包括如下步骤：
[0035] 步骤S104:形成所述PM0S的阻挡层和所述NM0S的阻挡层以及所述PM0S的P型 功函数层和位于NM0S区的P型功函数层；
[0036] 步骤S105:去除所述位于NM0S区的P型功函数层；
[0037] 步骤S106:去除所述PM0S的P型功函数层位于所述PM0S栅极沟槽的侧壁上的部 分；
[0038] 步骤S107:在所述PM0S栅极沟槽内形成所述PM0S的N型功函数层和金属栅极， 在所述NM0S栅极沟槽内形成所述NM0S的N型功函数层和金属栅极。
[0039] 可选地，在所述步骤S102中，所述包括PM0S的高k介电层和高k盖帽层的叠层结 构还包括位于所述PM0S的高k介电层与所述半导体衬底之间的PM0S的界面层；并且，所述 包括NM0S的高k介电层和高k盖帽层的叠层结构还包括位于所述NM0S的高k介电层与所 述半导体衬底之间的NM0S的界面层。
[0040] 可选地，在所述步骤S102中，去除所述PM0S的伪栅极介电层或所述NM0S的伪栅 极介电层采用干法刻蚀，并且，在干法刻蚀的过程中，在反应气体进入反应室之前采用远程 等离子体或微波对反应气体进行电离。
[0041] 可选地，所述第一牺牲层与所述第二牺牲层的材料包括DU0和非晶碳中的至少一 种。
[0042] 可选地，在所述步骤S102中，所述PM0S的高k介电层和所述