NM0S的高k介电层 的材料选自LaO、A10、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、 HfTiO、（Ba)Ti03 (BST)、（Sr)Ti03 (BST)、A1203、Si3N4 和氮氧化物中的至少一种。
[0043] 其中，所述PM0S的高k介电层和所述NM0S的高k介电层的厚度为l〇-3〇A。
[0044] 可选地，在所述步骤S102中，所述PM0S的高k盖帽层和所述NM0S的高k盖帽层 的材料包括TiCl4-TiN，并且，所述PM0S的高k盖帽层和所述NM0S的高k盖帽层的厚度为 5-15A。
[0045] 本发明的半导体器件的制造方法，在不同的工艺步骤中实现PM0S的高k介电层和 高k盖帽层与NM0S的高k介电层和高k盖帽层的制造，因而可以分别调整NM0S和PM0S的 等效氧化层厚度，有利于提高半导体器件的性能。并且，该方法去除了高k介电层位于栅极 沟槽的侧壁上的部分，可以避免在NMOS和PMOS的栅极交界位置产生高k介电层的残留，因 而相对现有技术可以降低栅极电阻。
【附图说明】
[0046] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0047] 附图中：
[0048] 图1A至图1F为现有技术中的一种半导体器件的制造方法的相关步骤形成的结构 的示意性剖视图；
[0049] 图2A至图2K为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的 示意性剖视图；
[0050] 图3为本发明实施例的半导体器件的制造方法的一种示意性流程图。
【具体实施方式】
[0051] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0052] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0053] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0054] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0055] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0056] 这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发 明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因 此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致 的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓 度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋 藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示 意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。 [0057] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本 发明还可以具有其他实施方式。
[0058] 下面，参照图2A至图2K和图3来描述本发明实施例提出的半导体器件的制造方 法。其中，图2A至图2K为本发明实施例的半导体器件的制造方法的相关步骤形成的结构 的示意性剖视图；图3为本发明实施例的半导体器件的制造方法的一种示意性流程图。
[0059] 本实施例的半导体器件的制造方法，包括如下步骤：
[0060] 步骤A1 :在半导体衬底200上形成PM0S的伪栅极介电层2001A、伪栅极2002A和 NM0S的伪栅极介电层2001B、伪栅极2002B以及层间介电层400 ;然后形成覆盖NM0S区域 (暴露出PM0S区域）的光刻胶2003。经过该步骤，形成的图形如图2A所示。
[0061] 其中，伪栅极介电层2001A和2001B的材料一般为氧化物。伪栅极2002A和2002B 的材料一般为多晶硅。在本步骤中，除形成伪栅极介电层2001A和2001B、伪栅极2002A和 2002B以及层间介电层400外，一般还形成栅极侧壁等，在此并不进行限定。
[0062] 其中，伪栅极介电层2001A和2001B可以选用热氧化法形成的氧化物（thermal oxide)、化学气相沉积法形成的氧化物（CVDoxide)或化学法形成的氧化物（chemical oxide)。伪栅极介电层2001A和2001B的厚度一般为5-30A。
[0063] 伪栅极2002A和2002B可以选用非晶硅、多晶硅、掺杂多晶硅，形成的方法可以 为热氧化法（thermalprocess)、化学气相沉积法（CVD)、物理气相沉积法（PVD)。伪栅极 2002A和2002B的厚度一般为500-丨500A。
[0064] 步骤A2:去除PM0S的伪栅极2002A和伪栅极介电层2001A以形成PM0S的栅极沟 槽，如图2B所示。此时，光刻胶2003作为掩膜。
[0065] 其中，去除PM0S的伪栅极2002A，可以采用干法刻蚀、湿法刻蚀或干法刻蚀加湿法 刻蚀的方式。去除PM0S的伪栅极介电层2001A也可以采用干法刻蚀、湿法刻蚀或干法刻蚀 加湿法刻蚀的方式。其中，通过干法刻蚀去除伪栅极介电层2001A时，优选在气体进入反应 室之前采用远程等离子体（remote plasma)或微波（microwave)对气体进行电离，以避免等 离子体对器件造成损害。其中，PM0S的栅极沟槽的侧面被栅极侧壁所保护。在去除伪栅极 2002A的过程中，应避免对核心区和10区的伪栅极介电层2001A造成破坏。
[0066] 最后，剥离光刻胶2003。
[0067]步骤A3:在PM0S的栅极沟槽内形成包括PM0S的高k介电层201A和高k盖帽层 202A的叠层结构；形成覆盖PM0S的栅极沟槽以及半导体衬底200的牺牲层2004。
[0068] 经过步骤A3,形成的图形如图2C所示。其中，PM0S的高k介电层201A和高k盖 帽层202A覆盖半导体衬底400位于NM0S区域的部分。
[0069]其中，高k介电层 201A的材料可以为LaO、A10、BaZrO、HfZrO、HfZrON、HfLaO、 HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、（Ba)Ti03 (BST)、（Sr)Ti03 (BST)、A1203、Si3N4、 氮氧化物或其他合适的材料。高k介电层201A的制备工艺可以为CVD、ALD、PVD等。高k 介电层201A的厚度一般为l〇-3〇A。
[0070] 高k盖帽层202A的材料可以为TiCl4_TiN或其他合适的材料。高k盖帽层202A 的厚度一般为5-15人。