的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他 步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
[0108] 本领域的技术人员可以理解，本实施例的半导体器件的制造方法先制造PM0S再 制造NM0S;如果先制造NM0S再制造PM0S，也可以实现本本发明目的。并且，本发明实施例 的半导体器件的制造方法，不仅适用于普通晶体管的制造，而且也适用于鳍型场效应晶体 管（FinFET)的制造。
[0109] 本实施例的半导体器件的制造方法，PM0S的高k介电层和高k盖帽层与NM0S的 高k介电层和高k盖帽层在不同的工艺步骤中分别被制造，因而可以分别调整匪0S和PM0S 的等效氧化层厚度（E0T)，有利于提高半导体器件的性能。
[0110] 此外，由于去除了高k介电层位于PM0S以及NM0S的栅极沟槽的侧壁上的部分，因 此，在NM0S和PM0S的栅极交界位置不会存在高k介电层的残留，可以在一定程度上降低栅 极电阻，即，相对现有技术可以降低栅极电阻。
[0111] 图3示出了本发明实施例提出的半导体器件的制造方法的一种示意性流程图，用 于简要示出上述方法的典型流程。具体包括：
[0112] 步骤S101 :提供半导体衬底，在所述半导体衬底上形成PM0S的伪栅极介电层、伪 栅极和NM0S的伪栅极介电层、伪栅极以及层间介电层；
[0113] 步骤S102 :去除所述PM0S的伪栅极和伪栅极介电层以形成PM0S栅极沟槽，形成 覆盖所述PM0S栅极沟槽的底部和侧壁的包括PM0S的高k介电层和高k盖帽层的叠层结构； 去除所述NM0S的伪栅极和伪栅极介电层以形成NM0S栅极沟槽，形成覆盖所述NM0S栅极沟 槽的底部和侧壁的包括NM0S的高k介电层和高k盖帽层的叠层结构；
[0114] 步骤S103 :去除所述PM0S的高k介电层和高k盖帽层位于所述PM0S栅极沟槽的 侧壁上的部分以及所述NM0S的高k介电层和高k盖帽层位于所述NM0S栅极沟槽的侧壁上 的部分。
[0115] 其中，在步骤S102中，也可以先去除所述NM0S的伪栅极和伪栅极介电层以形成 NM0S栅极沟槽，形成覆盖所述NM0S栅极沟槽的底部和侧壁的包括NM0S的高k介电层和高 k盖帽层的叠层结构；再去除所述PM0S的伪栅极和伪栅极介电层以形成PM0S栅极沟槽，形 成覆盖所述PM0S栅极沟槽的底部和侧壁的包括PM0S的高k介电层和高k盖帽层的叠层结 构。
[0116] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤SlOl :提供半导体衬底，在所述半导体衬底上形成PMOS的伪栅极介电层、伪栅极 和NMOS的伪栅极介电层、伪栅极以及层间介电层； 步骤S102 :先去除所述PMOS的伪栅极和伪栅极介电层以形成PMOS栅极沟槽，形成覆 盖所述PMOS栅极沟槽的底部和侧壁的包括PMOS的高k介电层和高k盖帽层的叠层结构； 再去除所述NMOS的伪栅极和伪栅极介电层以形成NMOS栅极沟槽，形成覆盖所述NMOS栅极 沟槽的底部和侧壁的包括NMOS的高k介电层和高k盖帽层的叠层结构； 或者，先去除所述NMOS的伪栅极和伪栅极介电层以形成NMOS栅极沟槽，形成覆盖所述 NMOS栅极沟槽的底部和侧壁的包括NMOS的高k介电层和高k盖帽层的叠层结构；再去除 所述PMOS的伪栅极和伪栅极介电层以形成PMOS栅极沟槽，形成覆盖所述PMOS栅极沟槽的 底部和侧壁的包括PMOS的高k介电层和高k盖帽层的叠层结构； 步骤S103 :去除所述PMOS的高k介电层和高k盖帽层位于所述PMOS栅极沟槽的侧壁 上的部分以及所述NMOS的高k介电层和高k盖帽层位于所述NMOS栅极沟槽的侧壁上的部 分。
2. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括： 步骤S1021 :去除所述PMOS的伪栅极和伪栅极介电层以形成PMOS栅极沟槽； 步骤S1022 :在所述PMOS栅极沟槽内形成包括PMOS的高k介电层和高k盖帽层的叠 层结构，并形成覆盖所述PMOS栅极沟槽以及所述半导体衬底的第一牺牲层； 步骤S1023 :通过回刻蚀工艺去除所述第一牺牲层位于所述层间介电层之上的部分； 步骤S1024 :去除所述NMOS的伪栅极介电层和伪栅极以形成NMOS栅极沟槽，在所述 NMOS栅极沟槽内形成包括NMOS的高k介电层和高k盖帽层的叠层结构，并形成覆盖所述 NMOS栅极沟槽以及所述半导体衬底的第二牺牲层。
3. 如权利要求2所述的半导体器件的制造方法，其特征在于，所述步骤S103包括： 步骤S1031 :通过回刻蚀工艺去除所述第二牺牲层位于所述层间介电层之上的部分； 步骤S1032 :去除所述NMOS的高k介电层和高k盖帽层位于所述层间介电层之上的部 分，并去除一定厚度的所述第一牺牲层和所述第二牺牲层； 步骤S1033 :通过刻蚀工艺去除所述PMOS的高k介电层和高k盖帽层位于所述PMOS栅 极沟槽的侧壁上的部分以及所述NMOS的高k介电层和高k盖帽层位于所述NMOS栅极沟槽 的侧壁上的部分，剥离所述第一牺牲层和所述第二牺牲层。
4. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103之后还包 括如下步骤： 步骤S104 :形成所述PMOS的阻挡层和所述NMOS的阻挡层以及所述PMOS的P型功函 数层和位于NMOS区的P型功函数层； 步骤S105 :去除所述位于NMOS区的P型功函数层； 步骤S106 :去除所述PMOS的P型功函数层位于所述PMOS栅极沟槽的侧壁上的部分； 步骤S107 :在所述PMOS栅极沟槽内形成所述PMOS的N型功函数层和金属栅极，在所 述NMOS栅极沟槽内形成所述NMOS的N型功函数层和金属栅极。
5. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述 包括PMOS的高k介电层和高k盖帽层的叠层结构还包括位于所述PMOS的高k介电层与所 述半导体衬底之间的PMOS的界面层；并且，所述包括NMOS的高k介电层和高k盖帽层的叠 层结构还包括位于所述NMOS的高k介电层与所述半导体衬底之间的NMOS的界面层。
6. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，去除 所述PMOS的伪栅极介电层或所述NMOS的伪栅极介电层采用干法刻蚀，并且，在干法刻蚀的 过程中，在反应气体进入反应室之前采用远程等离子体或微波对反应气体进行电离。
7. 如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一牺牲层与所述 第二牺牲层的材料包括DUO和非晶碳中的至少一种。
8. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述 PMOS的高k介电层和所述NMOS的高k介电层的材料选自La0、A10、BaZr0、HfZr0、HfZr0N、 HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、（Ba) TiO3 (BST)、（Sr) TiO3 (BST)、A1203、 Si3N4和氮氧化物中的至少一种。
9. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述 PMOS的高k介电层和所述NMOS的高k介电层的厚度为10-30A。
10. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所 述PMOS的高k盖帽层和所述NMOS的高k盖帽层的材料包括TiCl 4-TiN,并且，所述PMOS的 高k盖帽层和所述NMOS的高k盖帽层的厚度为5-丨5A。
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，在不同的工艺步骤中实现PMOS的高k介电层和高k盖帽层与NMOS的高k介电层和高k盖帽层的制造，因而可以分别调整NMOS和PMOS的等效氧化层厚度，有利于提高半导体器件的性能。并且，该方法去除了高k介电层位于栅极沟槽的侧壁上的部分，可以避免在NMOS和PMOS的栅极交界位置产生高k介电层的残留，因而相对现有技术可以降低栅极电阻。
【IPC分类】H01L21-28, H01L21-336, H01L21-8238
【公开号】CN104867873
【申请号】CN201410060803
【发明人】赵杰
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年8月26日
【申请日】2014年2月21日
【公告号】US20150243564