电子元器件及电子元器件的制备方法

电子元器件及电子元器件的制备方法
【技术领域】
[0001]本申请涉及半导体集成电路制造技术领域，更具体地，涉及一种电子元器件及电子元器件的制备方法。
【背景技术】
[0002]横向扩散金属氧化物半导体(LDMOS,Lateral Double - diffused Metal OxideSemiconductor)是高压集成电路和功率集成电路的关键技术。其主要特征是在沟道区和漏极区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏极区一致，通过加入漂移区，可以起到分担击穿电压的作用。B⑶(Bipolar、CM0S、DM0S)工艺是可同时将互补型金属氧化物半导体(CMOS)器件、双极型(Bipolar)器件和双扩散金属氧化物半导体(DMOS)等器件集成在一起，以便可以将控制、模拟和功率各种功能系统集成在同一芯片上。
[0003]图1是现有技术的B⑶工艺中LDMOS的结构示意图。
[0004]如图1所示，B⑶工艺的LDMOS建立在P型衬底10上，并形成N型埋层(NBL，NType Barried Layer)20’。通过离子注入和氧化扩散等工艺形成掺杂浓度较低的N型掺杂区30。在N型掺杂区30的中部形成了 N型阱40。在N型阱40周围的N型掺杂区30形成了作为沟道区的P型阱50。在P型阱50周围的N型掺杂区30形成了 N型隔离层60，在N型隔离层60外周的P型衬底10形成了 P型防护环70。
[0005]其中，在N型阱40的顶部形成了高浓度的N+区域作为漏极区41。该漏极区41周围设置场氧化层80。
[0006]在P型阱50内从靠近中部一侧向外依次形成高浓度的N+区域作为源极区51、高浓度的P+区域52和P+区域53作为沟道接触区。其中，P+区域52和P+区域53之间也设置了场氧化层80。P型阱50和漏极区41之间的N型掺杂区30和N型阱40形成了轻掺杂的漂移区。
[0007]在N型隔离层60内形成了 N+区域作为隔离接触区61，N+区域61与P+区域53之间也设置了场氧化层80。在P型防护环70内形成了 P+区域作为防护接触区71。
[0008]另外，在图1中，S为源电极，源电极S与源极区51和沟道接触区均电连接。D为漏电极，漏电极D与漏极区41电连接。G为栅电极，栅电极G与多晶硅90电连接。NGR为与N型隔离层60的隔离接触区61电连接的隔离电极。PGR为与P型防护环70的防护接触区71电连接的防护电极。
[0009]以上现有技术中，为了让LDMOS器件具有良好的隔离效果，采用与P型衬底10隔离的N型埋层20’和水平方向的N型隔离层60进行隔离。LDMOS器件工作时，通过隔离电极NGR对N型隔离层60施加正电压，以使N型隔离层60和N型埋层20’均被加上正高压，从而N型埋层20’对P型衬底10形成反偏，N型隔离层60对P型阱50形成反偏，从而通过PN结使得LDMOS器件和周边器件隔离开。
[0010]在实现本申请的过程中，申请人发现以上现有技术至少存在以下问题:
[0011]1、采用PN结隔离的方式进行隔离，隔离效果不好；
[0012]2、寄生电容大，寄生电容容易导通。

【发明内容】

[0013]本申请目的在于提供一种电子元器件和电子元器件的制备方法，旨在提高电子元器件中半导体器件的隔离效果。
[0014]本申请的第一方面提供了一种电子元器件，包括一个或多个半导体器件，电子元器件还包括一个或多个三维绝缘层，每个三维绝缘层形成容纳空间，其中，至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于三维绝缘层的容纳空间内。
[0015]进一步地，至少一个三维绝缘层形成多个容纳空间。
[0016]进一步地，电子元器件包括多个半导体器件，多个容纳空间中至少两个容纳空间容纳不同的半导体器件的全部或一部分。
[0017]进一步地，多个容纳空间中至少两个容纳空间容纳同一个半导体器件的不同部分。
[0018]进一步地，电子元器件包括多个三维绝缘层和多个半导体器件，多个半导体器件中至少两个半导体器件的全部或一部分分别位于不同的三维绝缘层形成的容纳空间中。
[0019]进一步地，电子元器件包括多个三维绝缘层，至少一个半导体器件的两个不同部分分别位于不同的三维绝缘层形成的容纳空间中。
[0020]进一步地，一个或多个半导体器件包括横向扩散金属氧化物半导体、轻掺杂漏高压金属氧化物半导体、互补型金属氧化物半导体和/或双极结型晶体管。
[0021]进一步地，至少一个半导体器件的沟道部分被包裹于三维绝缘层的容纳空间内。
[0022]进一步地，至少一个半导体器件为横向扩散金属氧化物半导体，横向扩散金属氧化物半导体包括源电极、漏电极、N型阱和漏极区，漏极区设置于N型阱内并与漏电极电连接，N型阱被包裹于三维绝缘层的容纳空间内。
[0023]进一步地，横向扩散金属氧化物半导体还包括设置于N型阱两侧的沟道区和源极区，源极区设置于沟道区内并与源电极电连接，三维绝缘层的两端越过N型阱的边缘并延伸至沟道区内。
[0024]进一步地,三维绝缘层包括至少一个槽形结构。
[0025]进一步地，三维绝缘层包括底壁和从底壁朝向同一侧延伸的彼此平行的两个以上侧壁，底壁和每两个侧壁围成一个容纳空间。
[0026]进一步地，三维绝缘层为半导体器件的衬底的氧化层。
[0027]本申请的第二方面还提供一种电子元器件的制备方法，电子元器件包括一个或多个半导体器件，制备方法包括:步骤SlO:制备一个或多个三维绝缘层，其中，使每个三维绝缘层形成至少一个容纳空间；步骤S30:使至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于三维绝缘层的容纳空间内。
[0028]进一步地，步骤SlO包括:步骤Sll:制备包括P型衬底和N型掺杂区的基体结构，在基体结构的N型掺杂区所在的一侧的表面上设置包括多个沟道的带槽结构；步骤S13:在多个沟道内和各沟道底部的带槽结构内形成三维绝缘层。
[0029]进一步地，步骤Sll包括:步骤Slll:在带槽结构的具有多个沟道一侧的表面上和各沟道的侧面和底面上形成氧化层；步骤S113:在步骤Slll后，去除带槽结构的各沟道底面的氧化层；步骤S115:在步骤S113后，在各沟道底部的槽形结构内形成底部埋氧层且使底部埋氧层与所在沟道的侧面上的氧化层连接。
[0030]进一步地，在步骤S115中，各相邻的沟道底部的底部埋氧层彼此连接。
[0031]进一步地，在步骤SI 15后，步骤Sll还包括:步骤SI 17:用氧化层添满各沟道；步骤S119:在步骤S117后，去除带槽结构的具有多个沟道一侧的表面上的氧化层。
[0032]根据本申请的电子元器件，包括一个或多个半导体器件，还包括一个或多个三维绝缘层，每个三维绝缘层形成容纳空间，其中，至少一个半导体器件的全部或一部分被至少一个三维绝缘层包裹于该三维绝缘层的容纳空间内。由于设置了三维绝缘层的半导体器件以三维绝缘层进行隔离，从而，该半导体器件具有较好的隔离效果。
【附图说明】
[0033]构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0034]图1是现有技术中BCD工艺的横向扩散金属氧化物半导体的结构示意图；
[0035]图2是根据本申请优选实施例的具有三维绝缘层的横向扩散金属氧化物半导体的电子元器件的结构示意图；
[0036]图3是图2的局部立体结构示意图；
[0037]图4是图2所示的优选实施例的电子元器件中横向扩散金属氧化物半导体的三维绝缘层的形成过程示意图。
【具体实施方式】
[0038]下面将参考附图并结合实施例来详细说明本申请。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0039]需要注意的是，这里所使用的术语仅是