非易失性存储器件的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及一种非易失性存储器件的形成方法。
【背景技术】
[0002]非易失性存储器NVM (Non-Volatile Memory)的特点是在断电时不会丢失内容。闪速存储器(Flash Memory)就是一类非易失性存储器，即使在供电电源关闭后仍能保持片内信息；而诸如DRAM (Dynamic Random Access Memory,动态随机存取存储器)、SRAM(Static Random-Access Memory,静态随机存取存储器)这类易失性存储器，当供电电源关闭时片内信息随即丢失。闪速存储器及其它类非易失性存储器的特点，与EPR0M(ErasabIeprogrammable read only memory,可擦可编程只读存储器)相比较，闪速存储器具有明显的优势一在系统电可擦除和可重复编程，而不需要特殊的高电压(某些第一代闪速存储器也要求高电压来完成擦除和/或编程操作)；与EEPROM (Electrically erasableprogrammable read only memory,电可擦可编程只读存储器)相比较,闪速存储器具有成本低、密度大的特点。
[0003]参考图1，图1为现有非易失性存储器的流程示意图，包括:步骤S101，提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；步骤S102，沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；步骤S103，在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；步骤S104，去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出底部的半导体衬底；步骤S105，在第二开口底部的半导体衬底上形成浮栅氧化层；步骤S106，在浮栅氧化层上形成浮栅。
[0004]上述方法形成的非易失性存储器，请参考图2，包括:半导体衬底100，所述半导体衬底100上具有浮栅氧化层102 ;位于浮栅氧化层102上的浮栅105 ;位于浮栅105之间和部分半导体衬底100内的浅沟槽隔离结构101，所述浅沟槽隔离结构101的表面与浮栅105的表面平齐。
[0005]但是，上述方法形成的非易失性存储器的性能仍有待提高。
【发明内容】
[0006]本发明解决的问题是怎样提高非易失性存储器的性能。
[0007]为解决上述问题，本发明提供一种非易失性存储器件的形成方法，包括:提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出半导体衬底；对第二开口底部的半导体衬底进行氮元素注入；在进行氮元素注入后的半导体衬底上形成浮栅氧化层；在所述浮栅氧化层上形成浮栅。
[0008]可选的，所述氮元素注入的能量为O?5kev，氮元素注入的剂量为1E12?lE15atom/cm2。
[0009]可选的，所述氮元素注入为无掩膜、无角度注入。
[0010]可选的，第二开口底部的半导体衬底中的氮元素的浓度分布:第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度。
[0011]可选的，所述浅沟槽隔离结构的形成过程为:形成覆盖所述硬掩膜层表面的隔离材料层，所述隔离材料填充满第一开口和凹槽；化学机械研磨工艺平坦化所述隔离材料层，以硬掩膜层的表面为停止层，形成浅沟槽隔离结构。
[0012]可选的，所述硬掩膜层为单层或多层堆叠结构。
[0013]可选的，所述硬掩膜层为双层堆叠结构，所述双层堆叠结构包括位于半导体衬底上的第一掩膜层和位于第一掩膜层上的第二掩膜层。
[0014]可选的，所述第一掩膜层和第二掩膜层的材料不相同，所述第二掩膜层与隔离材料的材料不相同。
[0015]可选的，所述第一掩膜层的材料为氧化硅，第二掩膜层的材料为氮化硅，隔离材料为氧化硅。
[0016]可选的，去除所述第二掩膜层，形成第二开口。
[0017]可选的，去除第二掩膜层的工艺为湿法刻蚀。
[0018]可选的，在氮元素离子注入后，去除所述第一掩膜层。
[0019]可选的，去除所述第一掩膜层的工艺为湿法刻蚀。
[0020]可选的，所述浮栅氧化层的形成工艺为热氧化。
[0021]可选的，所述浮栅的形成过程为:形成覆盖所述浅沟槽隔离结构并填充第二开口的第一多晶硅层；以浅沟槽隔离结构的表面为停止层，平坦化所述第一多晶硅层，在第二开口中形成浮栅。
[0022]可选的，还包括:在所述浮栅上形成控制栅介质层；在控制栅介质层上形成控制栅。
[0023]可选的，在形成控制栅介质层之前，还包括:回刻蚀所述浅沟槽隔离结构，使得剩余的浅沟槽隔离结构与半导体衬底的表面齐平。
[0024]可选的，所述控制栅介质层为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明的非易失性存储器件的形成方法，沿硬掩膜层中的第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口 ；沿第二开口，对第二开口底部的半导体衬底进行氮元素注入；在进行氮元素注入后的半导体衬底上形成浮栅氧化层。通过对第二开口底部的半导体衬底进行氮元素注入，在形成浮栅氧化层时，氮元素能够减小第二开口底部边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的差异，使得形成的浮栅氧化层边缘区域的厚度和中间区域的厚度保持一致或者差异较小，提高了浮栅氧化层厚度的均匀性。
[0027]进一步，第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度，使得中间区域的半导体衬底上形成浮栅氧化层的生长速率相对降低，而边缘区域的半导体衬底上形成浮栅氧化层的生长速率相对提高，使得第二开口底部边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的保持一致，从而能够使得第二开口边缘效应的影响最小。
[0028]进一步，所述氮元素注入的能量为O?5kev，氮元素注入的剂量为1E12?lE15atom/cm2,从而使形成的氮元素层靠近半导体衬底的表面，并且使得形成的氮掺杂区中的元素的浓度不会太高，而使得浮栅氧化层的生长速率过慢，氮掺杂区中的元素的浓度也不会太低，而使得氮元素对减小第二开口底部的边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的差异的效果有限。并且，所述氮元素注入为无掩膜注入，因而在进行氮元素注入时，浅沟槽隔离结构中也会注入部分氮元素，后续在去除第一掩膜层时，使得浅沟槽隔离结构的刻蚀速率会远小于第一掩膜层的刻蚀速率，使得浅沟槽隔离结构保持完整性。所述氮元素注入为无角度注入，并且在注入时的氮元素的能量较小(O?5kev)，由于浅沟槽隔离结构的存在，因而第二开口边缘区域的氮元素的浓度和能量会有一定的削弱作用，从而使得第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度。
【附图说明】
[0029]图1为现有技术非易失性存储器形成方法的流程示意图；
[0030]图2为现有技术非易失性存储器的结构示意图；
[0031]图3?图10为本发明实施例非易失性存储器形成过程的结构示意图。
【具体实施方式】
[0032]如【背景技术】所言，现有技术形成的非易失性存储器的性能仍有待提高，比如现有技术形成的非易失性存储器的浮栅介质层容易存在与时间相关的介质击穿的问题(Time Depended Dielectric Breakdown, TDDB),还会存在烘倍后数据保留的问题(DataRetent1n After Bake, DRB)。
[0033]经研究发现，非易失性存储器产生TDDB和DRB的原因为:现有技术采用热氧化形成浮栅氧化层，形成的浮栅氧化层会存在边缘厚度较薄的问题，体现为浮栅氧化层边缘区域(与浅沟槽隔离结构交界处)的厚度与小于浮栅氧化层中间区域的厚度。具体请参考2，图2中的浮栅氧化层102与浅沟槽隔离结构相接触区域