半导体器件及其制造方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
【背景技术】
[0002]例如，半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过处理半导体衬底，例如，在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，然后使用光刻或蚀刻图案化各种材料层以在其上形成电路部件和元件，来制造半导体器件。
[0003]处理半导体衬底可能导致来自部分半导体衬底的材料的不期望的损失(例如，半导体材料)，从而对被制造的半导体器件产生不利的影响。需要解决上文所确定的问题，并且需要制造半导体器件的新方法。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括:提供具有凹槽的衬底；在所述凹槽内外延地形成包括掺杂的半导体材料的第一层；以及在所述凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层。
[0005]在该方法中，所述第二层的厚度在约I纳米到约6纳米的范围内。
[0006]在该方法中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
[0007]该方法进一步包括:在所述第二层和所述衬底的一部分的上方形成掩模层；以及去除所述掩模层设置在所述第二层上方的一部分。
[0008]在该方法中，去除所述掩模层的一部分包括湿蚀刻工艺。
[0009]在该方法中，所述第二层还包括掺杂的半导体材料，其中，所述第二层的未掺杂的半导体材料远离所述衬底的顶面，并且所述第二层的掺杂的半导体材料邻近所述衬底的顶面。
[0010]在该方法中，所述第二层的掺杂的半导体材料具有梯度掺杂分布，邻近所述衬底的顶面的掺杂剂浓度较高，而远离所述衬底的顶面的掺杂剂浓度较低。
[0011]该方法进一步包括:在所述第一层的表面上方外延地形成包括半导体材料的第三层，其中，外延地形成所述第二层包括在所述第一层和所述第三层的上方外延地形成所述第二层。
[0012]在该方法中，所述第三层的顶面设置在所述衬底的顶面的上方。
[0013]在该方法中，所述第三层的顶面至少与所述衬底的顶面基本齐平。
[0014]在该方法中，所述第三层的厚度在约I纳米到约5纳米的范围内。
[0015]在该方法中，所述第三层的半导体材料包括选自由SiC和SiCP组成的一组材料中的至少一种材料。
[0016]根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括:提供具有凹槽的衬底；在所述凹槽内外延地形成包括掺杂的半导体材料的第一层；在所述凹槽的至少一部分的上方外延地形成包括未掺杂的半导体材料的第二层；在所述第二层和所述衬底的一部分的上方形成掩模层；蚀刻所述掩模层设置在所述第二层上方的一部分；以及在所述第一层的上方形成电接触件。
[0017]在该方法中，所述掩模层包括氮化物材料。
[0018]在该方法中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
[0019]该方法进一步包括:在所述第一层的表面的上方外延地形成包括半导体材料的第三层，其中，外延地形成所述第二层包括在所述第一层和所述第三层的上方外延地形成所
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[0020]根据本发明的又一方面，提供了一种半导体器件，包括:衬底，具有凹槽；第一层，包括掺杂的半导体材料，并位于所述凹槽内；以及第二层，包括未掺杂的半导体材料，并位于所述凹槽的至少一部分的上方。
[0021]该半导体器件进一步包括:第三层，包括半导体材料，并设置在所述第一层和所述第二层之间。
[0022]在该半导体器件中，所述第二层的厚度在约I纳米到约6纳米的范围内。
[0023]在该半导体器件中，所述第二层的未掺杂的半导体材料包括未掺杂的硅。
【附图说明】
[0024]当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各个部件。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1是根据一些实施例示出制造半导体器件的方法。
[0026]图2A至图2F示出根据一些实施例制造包括第一层和第二层的半导体器件的方法的工艺流程。
[0027]图3示出了根据一些实施例制造半导体器件的方法。
[0028]图4A至图4F是根据一些实施例示出制造包括第一层、第二层和第三层的半导体器件的方法的工艺流程。
[0029]图5至图7示出根据一些实施例的各种半导体器件。
【具体实施方式】
[0030]以下公开内容提供了许多用于实施所提供主题类型的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括其他部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。这种重复是用于简明和清楚，而且其本身不表示所述各种实施例和/或配置之间的关系。
[0031]此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…之上”、以及“上面的”等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图中所示的方位外，这些空间关系术语将包括装置在使用或操作过程中的各种不同方位。装置可以以其他方式定位(旋转90度或在其他方位上)，并且通过在此使用的空间关系描述符可以进行相应的解释。
[0032]图1是根据一个或多个实施例示出了制造半导体器件的方法100。
[0033]方法100可以包括提供具有凹槽的衬底(在步骤102中)；在凹槽内外延地形成包括掺杂的半导体材料的第一层(在步骤104中)；以及在凹槽的至少一部分上方外延地形成包括未掺杂的半导体材料的第二层(在步骤106中)。
[0034]方法100可以可选地包括在第二层以及衬底的一部分上方形成掩模层(在步骤108中)；以及蚀刻设置在第二层上方的掩模层的一部分(在步骤110中)。
[0035]图2A至图2F是根据一个或多个实施例示出制造半导体器件的方法100的工艺流程。
[0036]如图2A中的截面图201所示，制造半导体器件的方法100可以包括提供具有凹槽204的衬底202。
[0037]衬底202可以具有顶面202a。在一个或多个实施例中，顶面202a可以指衬底202的可被处理(例如，通过蚀刻、通过沉积材料等)的表面。
[0038]衬底202可以包括半导体材料或可以由半导体材料组成。根据一个实施例，半导体材料可以包括选自以下一组材料中的至少一种材料，或可以由选自以下一组材料中的至少一种材料组成，该组材料包括:硅、锗、氮化镓、砷化镓和碳化硅，但是根据其他实施例，其他材料也是可能的。
[0039]在一个或多个实施例中，衬底202可以是掺杂的衬底，例如，掺杂的半导体衬底。在一个实施例中，掺杂的半导体衬底可以包括(或可以是)掺杂的硅衬底、掺杂的锗衬底、掺杂的氮化镓衬底、掺杂的砷化镓衬底或掺杂的碳化硅衬底，但是根据其他实施例，其他掺杂的半导体衬底也是可能的。关于这一点，术语“掺杂的衬底”可以包括掺杂整个衬底202的实施例，也可以包括仅掺杂衬底202的一部分(例如，上部)的另一实施例。
[0040]衬底202可以是P型掺杂的衬底(换句话说，掺杂有P型掺杂剂的衬底202)或η型掺杂的衬底(换句话说，掺杂有η型掺杂剂的衬底202)。根据一个实施例，用于掺杂衬底202的掺杂剂可以包括选自一组材料中的至少一种材料，或由选自一组材料中的至少一种材料组成，该组材料包括硼、铝、镓、铟、锑、磷、砷和锑，但是根据其他实施例，其他材料也是可能的。通过实例，衬底202可以是惨杂有诸如砸的P型惨杂剂的娃衬底。通过另一实例，衬底202可以是掺杂有诸如磷、砷或锑的η型掺杂剂的硅衬底。
[0041]在一个或多个实施例中，衬底202可以包括(或可以是)块体半导体衬底。
[0042]在一个或多个实施例中，例如，衬底202可以包括具有至少一个半导体层的衬底(诸如，绝缘体上硅(SOI)半导体衬底)，或由其组成。根据一个实施例，至少一个半导体层可以包括选自一组材料中的至少一种材料，或由选自一组材料中的至少一种材料组成，该组材料包括硅、锗、氮化镓、砷化镓和碳化硅，但是根据其他实施例，其他材料也是可能的。
[0043]在一个或多个实施例中，例如，衬底202可以包括具有至少一个介电层的衬底(诸如，绝缘体上硅(SOI)