浓度。
[0214] 经上述步骤，可以形成总厚度为10nm以上的CAAC-0S膜。可以将该CAAC-0S膜优 选用作氧化物叠层中的氧化物半导体层。
[0215] 接着，例如，说明被形成面由于不经过衬底加热等而处于低温（例如，低于130°C， 低于100°C，低于70°C或者室温（20°C至25°C )的情况下的氧化物膜的形成方法。
[0216] 在被形成面处于低温的情况下，溅射粒子不规则地飘落到被形成面。例如，由于溅 射粒子不发生迀移，因此溅射粒子不规则地沉积到包括已经沉积有其他的溅射粒子的区域 的被形成面上。换言之，通过沉积溅射粒子而获得的氧化物膜有时不具有均匀的厚度和一 致的结晶取向。通过上述方法获得的氧化物膜由于维持一定程度的溅射粒子的结晶性，因 此具有结晶部（纳米晶）。
[0217] 另外，例如，在成膜时的压力高的情况下，飞着的溅射粒子碰撞到氩等其他粒子 (原子、分子、离子、自由基等）的频率升高。如果飞着的溅射粒子碰撞到其他的粒子（再溅 射（resputtered))，则有可能导致结晶结构的损坏。例如，派射粒子在碰撞到其他的粒子时 有可能无法维持平板形状或颗粒形状而被细分化（例如分成各原子）。此时，有时从溅射粒 子获得的各原子沉积到被形成面上而形成非晶氧化物半导体膜。
[0218] 另外，当不采用使用具有多晶氧化物的靶材的溅射法等，而采用使用液体进行成 膜的方法或者使靶材等固体气化而进行成膜的方法时，分离的原子飞着沉积到被形成面 上，因此有时形成非晶氧化物膜。另外，例如，当采用激光烧蚀法时，由于从靶材释放的原 子、分子、离子、自由基、簇（cluster)等飞着沉积到被形成面上，因此有时形成非晶氧化物 膜。
[0219] 在本发明的一个实施方式的晶体管中，当设置夹着氧化物半导体层的氧化物层 时，第一氧化物层、氧化物半导体层或第二氧化物层也可以分别具有上述结晶状态中的任 一种。注意，作为用作沟道的氧化物半导体层优选应用CAAC-0S膜。
[0220] 本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地 组合而使用。
[0221] 实施方式4
[0222] 在本实施方式中，参照图11A至图11C说明利用实施方式1或2所例示的晶体管 的电路的一个例子。
[0223] 图11A示出半导体装置的电路图，图11C示出半导体装置的截面图。图11C的左 側示出晶体管260的沟道长度方向的截面图，右側示出沟道宽度方向的截面图。在电路图 中，" 0S "示出包含氧化物半导体的晶体管。
[0224] 在图11C所示的半导体装置中，下方具有使用第一半导体材料的晶体管2200,上 方具有使用第二半导体材料的晶体管。在此，说明作为使用第二半导体材料的晶体管应用 在实施方式1中例示的晶体管260的例子。
[0225] 在此，第一半导体材料和第二半导体材料优选为具有彼此不同的禁带宽度的材 料。例如，可以将氧化物半导体以外的半导体材料（硅、锗、硅锗、碳化硅或砷化镓等）用于 第一半导体材料，并且将在实施方式1中说明的氧化物半导体用于第二半导体材料。作为 氧化物半导体以外的材料使用单晶硅等的晶体管容易进行高速工作。另一方面，使用氧化 物半导体的晶体管的关态电流小。
[0226] 在此，虽然说明晶体管2200为p沟道型的晶体管的情况，但是当然也可以使用η 沟道型的晶体管来构成不同的电路。另外，除了使用氧化物半导体的实施方式1或2所示 那样的晶体管以外，用于半导体装置的材料或半导体装置的结构等半导体装置的具体结构 不需要局限于在此所示的结构。
[0227] 在图11Α及图11C所示的结构中，示出串联连接ρ沟道型晶体管与η沟道型晶体 管且将各栅极连接的所谓的CMOS电路的结构例子。
[0228] 另外，如图11C所示，晶体管260层叠在晶体管2200之上。通过如此层叠两个晶 体管，电路的占据面积得到减少，而能够以更高的密度配置多个电路。并且，晶体管260的 第一栅电极可以是与晶体管2200的栅电极层共同的电极。由此，可以进一步实现半导体装 置的高集成化，还可以缩短半导体装置的制造工序，所以是优选的。
[0229] 另外，在图11C中，晶体管260的源极和漏极中的一个与晶体管2200的源极和漏 极中的另一个由插头电连接。
[0230] 本发明的一个实施方式的应用有氧化物半导体的晶体管的通态电流得到了提高， 因此能够实现电路的高速工作。
[0231] 另外，在图11C所示的结构中，通过改变晶体管260或晶体管2200的电极连接结 构，可以构成各种各样的电路。例如图11B所示的那样，通过采用连接晶体管260的源极和 漏极中的一个与晶体管2200的源极和漏极中的一个，并且连接晶体管260的源极和漏极中 的另一个与晶体管260的源极和漏极中的另一个的电路结构，可以将电路用作所谓的模拟 开关。
[0232] 本实施方式可以与本说明书所记载的其他实施方式适当地组合。
[0233] 实施方式5
[0234] 在本实施方式中，参照【附图说明】如下半导体装置（存储装置）的一个例子，该半导 体装置（存储装置）使用实施方式1或2所例示的晶体管，即使在没有电力供应的情况下 也能够保持存储内容，并且对写入次数也没有限制。
[0235] 图7示出半导体装置的电路图。
[0236] 图7所示的半导体装置包括使用第一半导体材料的晶体管3200、使用第二半导体 材料的晶体管3300以及电容器3400。另外，作为晶体管3300,可以使用实施方式1或2所 说明的晶体管。注意，在图7中，为了能够明确地知道晶体管3300包括氧化物半导体，在晶 体管旁边记载"0S"。
[0237] 在晶体管3300中，沟道形成在具有氧化物半导体的半导体层中。由于晶体管3300 的关态电流小，所以通过使用这种晶体管可以长期保持存储内容。换言之，因为可以形成不 需要刷新工作或刷新工作的频度极低的半导体存储装置，所以能够充分降低耗电量。
[0238] 在图7中，第一布线3001与晶体管3200的源电极电连接，第二布线3002与晶体管 3200的漏电极电连接。另外，第三布线3003与晶体管3300的源电极和漏电极中的一个电 连接，第四布线3004与晶体管3300的栅电极电连接。并且，晶体管3200的栅电极以及晶 体管3300的源电极和漏电极中的另一个与电容器3400的一个电极电连接，第五布线3005 与电容器3400的另一个电极电连接。
[0239] 在图7所示的半导体装置中，由于可以保持晶体管3200的栅电极的电位，如下所 示那样，可以进行数据的写入、保持以及读出。
[0240] 对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管 3300成为导通状态的电位，使晶体管3300成为导通状态。由此，对晶体管3200的栅电极 和电容器3400供应第三布线3003的电位。也就是说，对晶体管3200的栅电极供应规定的 电荷（写入）。这里，供应两种赋予不同电位电平的电荷（以下，称为Low电平电荷、High 电平电荷）中的任一种。然后，通过将第四布线3004的电位设定为使晶体管3300成为关 闭状态的电位，来使晶体管3300成为关闭状态，而保持供应到晶体管3200的栅电极的电荷 (保持）。
[0241] 因为晶体管3300的关态电流极小，所以晶体管3200的栅电极的电荷被长时间地 保持。
[0242] 接着，对数据的读出进行说明。当在对第一布线3001供应规定的电位（恒电位） 的状态下，对第五布线3005供应适当的电位（读出电位）时，第二布线3002根据保持在晶 体管3200的栅电极中的电荷量具有不同的电位。一般而言，这是因为如下缘故：在晶体管 3200为η沟道型的情况下，对晶体管3200的栅电极供应High电平电荷时的外观上的阈值 电压Vth H低于对晶体管3200的栅电极供应Low电平电荷时的外观上的阈值电压V th_p在 此，外观上的阈值电压是指为了使晶体管3200成为"导通状态"所需要的第五布线3005的 电位。因此，通过将第五布线3005的电位设定为Vth H和V ? ?之间的电位V。，可以辨别供应 到晶体管3200的栅电极的电荷。例如，在写入中，当被供应High电平电荷时，如果第五布 线3005的电位为ΚΟν^)，晶体管3200则成为"导通状态"。当被供应Low电平电荷时， 即使第五布线3005的电位为VQ(〈Vth_J，晶体管3200也维持"关闭状态"。因此，根据辨别 第二布线3002的电位可以读出所保持的数据。
[0243] 注意，当将存储单元配置为阵列状时，需要只读出所希望的存储单元的数据。像这 样，当不读出数据时，对第五布线3005供应无论栅电极的状态如何都使晶体管3200成为 "关闭状态"的电位，也就是小于Vth H的电位，即可。或者，对第五布线3005供应无论栅电 极的状态如何都使晶体管3200成为"导通状态"的电位，也就是大于Vthj的电位，即可。
[0244] 在本实施方式所示的半导体装置中，通过使用将氧化物半导体用于沟道形成区的 关态电流极小的晶体管，可以极长期地保持存储内容。就是说，因为不需要进行刷新工作， 或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力 供应（注意电位优选被固定），也可以长期间保持存储内容。
[0245] 另外，在本实施方式所示的半导体装置中，数据的写入不需要高电压，而且也没有 元件劣化的问题。由于例如不需要如现有的非易失性存储器那样地对浮动栅极注入电子或 从浮动栅极抽出电子，因此不会发生如栅极绝缘层的劣化等的问题。换言之，与现有的非易 失性存储器不同地，在所公开的发明的半导体装置中，对重写的次数没有限制，所以可靠性 得到极大提高。再者，根据晶体管的状态（导通状态或关闭状态）而进行数据写入，而可以 容易地实现高速工作。
[0246] 如上所述，能够提供一种实现了微型化及高集成化且具有高电特性的半导体装 置。
[0247] 本实施方式可以与本说明书所示的其他实施方式适当地组合。
[0248] 实施方式6
[0249] 在本实施方式中，说明可以使用实施方式1和2中的一个所示的晶体管，并且包括 上述实施方式所说明的存储装置的CPU。
[0250] 图8是示出将实施方式1或2所说明的晶体管用于至少其一部分的CPU的结构例 子的方框图。
[0251] 图8所示的CPU在衬底1190上包括：ALU(Arithmetic logic unit :算术逻辑单 元）1191 ;ALU控制器1192 ;指令解码器1193 ;中断控制器1194 ;时序控制器1195 ;寄存 器1196;寄存器控制器1197;总线接口 1198 (Bus I/F);可改写的R0M1199;以及ROM接口 1189(R0M I/F)。作为衬底1190,使用半导体衬底、SOI衬底及玻璃衬底等。R0M1199和ROM 接口 1189可以设置在其他芯片上。当然，图8所示的CPU只是将其结构简化而示出的一个 例子而已，而实际上的CPU根据其用途具有多种结构。例如，也可以以包括图8所示的CPU 或运算电路的结构为核心，设置多个该核心并使其并行工作。另外，在CPU的内部算术电路 或数据总线中能够处理的位数例如为8位、16位、32位、64位等。
[0252] 通过总线接口 1198输入到CPU的指令输入到指令解码器1193且被进行解码之 后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197和时序控制器1195。
[0253] 根据被解码的指令，ALU控制器1192、中断控制器1194、寄存器控制器1197、时序 控制器1195进行各种控制。具体而言，ALU控制器1192产生用来控制ALU1191的工作的 信号。另外，当CPU在执行程序时，中断控制器1194根据其优先度或掩码状态而判断来自 外部的输入/输出装置或外围电路的中断要求，且处理该要求。寄存器控制器1197产生寄 存器1196的地址，并根据CPU的状态从寄存器1196读出或对寄存器1196写入数据。
[0254] 另外，时序控制器1195产生控制ALU1191、ALU控制器1192、指令解码器1193、中 断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具备根 据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟产生部，将内部时钟信号CLK2供 应到上述各种电路。
[0255] 在图8所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存 储单元，可以使用上述实施方式所示的晶体管。
[0256] 在图8所示的CPU中，寄存器控制器1197根据来自ALU1191的指示，进行寄存器 1196中的保持工作的选择。换言之，寄存器控制器1197选择在寄存器1196所具有的存储 单元中利用触发器进行数据的保持还是利用电容器进行数据的保持。当选择利用触发器进 行数据的保持时，对寄存器1196中的存储单元供应电源电压。当选择利用电容器进行数 据保持时，进行对电容器的数据改写，而可以停止对寄存器1196内的存储单元供应电源电 压。
[0257] 图9示出可用作寄存器1196的存储元件的电路图的一个例子。存储元件700包 括当电源关闭时丢失存储数据的电路701、当电源关闭时不丢失存储数据的电路702、开关 703、开关704、逻辑元件706、电容器707以及具有选择功能的电路720。电路702包括电容 器708、晶体管709及晶体管710。另外，存储元件700根据需要还可以包括其他元件，例如 二极管、电阻器或电感器等。
[0258] 在此，电路702可以使用在上述实施方式中说明的存储装置。在停止对存储元件 700供应电源电压之后，接地电位（0V)或使电路702中的晶体管709成为关闭状态的电位 继续输入到晶体管709的栅极。例如，晶体管709的栅极通过电阻器等负载接地。
[0259] 在此示出如下例子：开关703使用具有一导电型（例如，η沟道型）的晶体管713 构成，而开关704使用具有与此不同导电型（例如，ρ沟道型）的晶体管714构成。这里， 开关703的第一端子对应于晶体管713的源极和漏极中的一个，开关703的第二端子对应 于晶体管713的源极和漏极中的另一个，并且开关703的第一端子与第二端子之间的导通 或非导通（即，晶体管713的导通状态或关闭状态）由输入到晶体管713的栅极中的控制 信号RD选择。开关704的第一端子对应于晶体管714的源极和漏极中的一个，开关704的 第二端子对应于晶体管714的源极和漏极中的另一个，并且开关704的第一端子与第二端 子之间的导通或非导通（即，晶体管714的导通状态或关闭状态）由输入到晶体管714的 栅极中的控制信号RD选择。
[0260] 晶体管709的源极和漏极中的一个电连接到电容器708的一对电极中的一个及晶 体管710的栅极。在此，将连接部分称为节点M2。晶体管710的源极和漏极中的一个电连 接到能够供应低电源电位的布线（例如，GND线），而另一个电连接到开关703的第一端子 (晶体管713的源极和漏极中的一个）。开关703的第二端子（晶体管713的源极和漏极 中的另一个）电连接到开关704的第一端子（晶体管714的源极和漏极中的一个）。开关 704的第二端子（晶体管714的源极和漏极中的另一个）电连接到能够供应电源电位VDD 的布线。开关703的第二端子（晶体管713的源极和漏极中的另一个）、开关704的第一端 子（晶体管714的源极和漏极中的一个）、逻辑元件706的输入端子和电容器707的一对电 极中的一个是电连接着的。在此，将连接部分称为节点Ml。可以对电容器707的一对电极 中的另一个输入固定电位。例如，可以输入低电源电位（GND等）或高电源电位（VDD等）。 电容器707的一对电极中的另一个电连接到能够供应低电源电位的布线（例如，GND线）。 可以对电容器708的一对电极中的另一个输入固定电位。例如，可以输入低电源电位（GND 等）或高电源电位（VDD等）。电容器708的一对电极中的另一个电连接到能够供应低电源 电位的布线（例如，GND线）。
[0261] 另外，当积极地利用晶体管或布线的寄生电容等时，可以不设置电容器707及电 容器708。
[0262] 控制信号WE被输入到晶体管709的第一栅极（第一栅电极）。开关703及开关 704的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信 号RD选择，当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端 子与第二端子之间处于非导通状态。
[0263] 对应于保持在电路701中的数据的信号被输入到晶体管709的源极和漏极中的另 一个。图9示出从电路701输出的信号输入到晶体管709的源极和漏极中的另一个的例子。 由逻辑元件706使从开关703的第二端子（晶体管713的源极和漏极中的另一个）输出的 信号的逻辑值反转而形成反转信号，将其经由电路720输入到电路701。
[0264] 另外，虽然图9示出从开关703的第二端子（晶体管713的源极和漏极中的另一 个）输出的信号通过逻辑元件706及电路720被输入到电路701的例子，但是本实施方式 不局限于此。也可以不使从开关703的第二端子（晶体管713的源极和漏极中的另一个） 输出的信号的逻辑值反转而输入到电路701。例如，当在电路701内设置有节点并在该节 点中保持使从输入端子输入的信号的逻辑值反转的信号时，可以将从开关703的第二端子 (晶体管713的源极和漏极中的另一个）输出的信号输入到该节点。
[0265] 图9所示的晶体管709可以使用在实施方式1或2中说明的晶体管