用于晶体管装置的改良应力记忆技术的制作方法
【技术领域】
[0001]本发明揭示一般关于半导体装置的形成，详而言之，关于当制造晶体管装置时可以使用的各种应力记忆技术。
【背景技术】
[0002]先进的集成电路的制造，诸如中央处理单元(CPU)、储存装置、特殊应用集成电路(ASIC)及类似元件，依据指定的电路布局需要在给定的芯片面积内形成大量的电路元件，其中场效晶体管(NM0S及PMOS晶体管)代表使用于制造此类集成电路装置的一种重要类型的电路元件。场效晶体管，不管所考量的是NMOS晶体管或PMOS晶体管，通常包括形成于由通道区域所分离的半导体基板内的掺杂的源极及漏极区域。栅极绝缘层为定位在该通道区域的上方并且导电栅极电极为定位在该栅极绝缘层的上方。藉由施加适当的电压于该栅极电极，该通道区域变成具导电性的并且电流允许从该源极区域流动至该漏极区域。
[0003]装置设计者持续受到要增加晶体管及使用此类晶体管的集成电路产品的运算速度的压力。鉴于在目前世代晶体管装置上的该栅极长度(在该源极及漏极区域之间的该距离)可以是接近20至50纳米，并且未来期待更进一步缩小尺度，装置设计者已经努力使用各种的技术以改良装置效能，例如，高k值介电质的使用、金属栅极电极结构的使用、功函数金属于该栅极电极结构内的并入等等。装置设计者已经采用的改良装置效能的另一项技术是在于导引出所需的应力于装置的通道区域内，亦即，导引伸张应力于NMOS装置的通道区域内(以改良携带电荷的电子的迀移率)并且导引压缩应力于PMOS装置的通道区域内(以改良携带电荷的电洞的迀移率)。各种的应力记忆技术对于熟习该项技艺的人士而言是已知的。
[0004]经由执行以形成具有该所需的伸张应力于互补式金属氧化物半导体应用内的NMOS晶体管的一种典型的先前技艺制作流程如下列所示。在该栅极结构形成之后，N型延伸植入物为形成用于具有该P型装置所遮罩的该N型装置、第一间隔件形成于该N型及P型装置两者上、延伸及环状植入执行于具有该N型装置所遮罩的该P型装置上、第二间隔件形成于该P型装置上、孔穴在该P型装置的该源极/漏极内蚀刻及磊晶半导体材料形成于该P型装置上的孔穴内。之后，第二间隔件形成于该N型装置上、非晶质化植入工艺(锗-55keV，3e14离子/平方公分剂量)使用诸如锗而执行以非晶质化该源极/漏极区域。接着，所谓的应力记忆技术(Stress Memorizat1n Techniques，SMT)处理模组执行于该N型装置上。该应力记忆技术模组包含形成一层二氧化硅(例如，大约4纳米厚)于该基板上、形成覆盖材料层，例如具有所需的本质应力的一层厚的氮化硅层(例如，大约40纳米厚)、在氮气环境下于750°C加热该装置持续大约10分钟。之后，该层氮化硅层及该层二氧化硅层将藉由执行一道或一道以上的蚀刻工艺而移除。接着，升起的源极/漏极区域藉由沉积磊晶半导体材料于该装置的源极/漏极面积内而形成。之后，深的源极/漏极植入区域藉由执行离子植入工艺而形成。加热工艺在后来执行以修复针对该基板的晶格结构的损坏，此损坏是由于在该制造流程中执行于该基板上以达到这个关键点的该非晶质化植入工艺及其它离子植入工艺。
[0005]图1为集成电路产品10的穿透式电子显微镜(TEM，Transmiss1n ElectronMicroscopy)照片，该集成电路产品10包含多个形成在主动区域11上方的NMOS晶体管，其中该主动区域11藉由示意的隔离区域12定义在半导体基板内。如同所描述的，该晶体管包括栅极电极结构16及升起的源极/漏极区域18。理想上，藉由执行应力记忆技术，堆迭缺陷(stack fault) 14(有时称为在该工业内的边缘错位(edge dislocat1n))将形成于在该装置的该源极/漏极面积18内的该主动区域11内。理想上，对于具有非常小的栅极长度及非常窄的栅极间距(径节)的电流产生装置，该堆迭缺陷14将具有倒“V”形状的配置，如虚线区域20所示，对于[100]基板而言。该堆迭缺陷14可以具有用于形成在不同于[100]基板的基板上的不同于该绘示的倒“V”的配置，意即，当该基板具有不同的结晶方向时，该倒“V”形状的堆迭缺陷14的向下指向的“足部(leg)”的角度可以是不同的。在某些应用上，该错位可能甚至不会彼此交叉，意即，该堆迭缺陷可能不会彼此交叉以便形成该倒“V”形状的堆迭缺陷的“尖端”。因此，针对具有倒“V”形状的配置的该堆迭缺陷的上述参考只是简略的参考。然而，至于邻接该隔离区域12的边缘所形成的该晶体管，此类堆迭缺陷14并未形成于该装置的源极/漏极区域内，如该虚线区域22内缺乏此类堆迭缺陷14所反映的。该堆迭缺陷14的缺乏显示该特定的晶体管装置并未从执行结合应力记忆技术模组的该工艺操作接受到任何显著的好处，意即，此类NMOS装置的该源极/漏极区域并未具有该所需的堆迭缺陷14。因此，在缺乏该堆迭缺陷14处的该晶体管，或者至少未完整形成的，将无法执行如同在该堆迭缺陷14所呈现之处的完善，如同显示于图1中在该虚线区域20内所描述。使用富含氢的氮化硅作为该应力导引的材料层以改良该所需的堆迭缺陷14的形成的某些尝试已经进行。
[0006]本发明揭示是关于可以减少或消除上述所界定的一个或一个以上的问题的各种应力记忆技术。
【发明内容】
[0007]下文呈现所揭示的简单的概述以提供该揭露的某些目的的基本的了解。本概述并非所有详尽描述。本发明概述的单独目的在于以简化的形式呈现某些概念，并作为后续所讨论的较为详细的描述的区隔。
[0008]通常，本发明所揭示的是关于当制造晶体管装置时可以采用的各种应力记忆技术。在此所揭露的其中一种说明的方法包含，除在其它外，以掺杂材料执行源极/漏极延伸离子植入工艺以藉以形成掺杂的延伸植入区域于该源极/漏极区域内、以VII族材料在该源极/漏极区域上执行VII族材料离子植入工艺、在执行该VII族材料离子植入工艺之后，于该源极/漏极区域上方形成覆盖材料层、及在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
[0009]在此所揭露的另一种说明的方法包含，除其它外，以掺杂材料执行源极/漏极延伸离子植入工艺以藉以形成掺杂的延伸植入区域于该源极/漏极区域内、执行非晶质化离子植入工艺于该源极/漏极区域上、以VII族材料在该源极/漏极区域上执行VII族材料离子植入工艺、在执行该VII族材料离子植入工艺之后，于该源极/漏极区域上方形成覆盖材料层、及在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
[0010]在此所揭露的又一种说明的方法包含，除其它外，以N型掺杂材料执行源极/漏极延伸离子植入工艺以藉以形成掺杂的延伸植入区域于该源极/漏极区域内、执行非晶质化离子植入工艺于该源极/漏极区域上、在该源极/漏极区域上执行氟离子植入工艺、在执行该氟离子植入工艺之后，于该源极/漏极区域上方形成覆盖材料层、及在该覆盖材料层就定位时，执行退火工艺，以便形成堆迭缺陷于该源极/漏极区域内。
【附图说明】
[0011]本发明揭示可以藉由参考下文结合所附加图式的说明而了解，其中类示的元件符号等同于类似的元件，并且其中:
[0012]图1描述先前技艺装置，其中堆迭缺陷已经形成于显示在该图示内的某些晶体管装置的该源极/漏极区域内；
[0013]图2A至2C描述形成堆迭缺陷于晶体管装置内的各种观点；以及
[0014]图3A至3J描述当制造晶体管装置可以采用的在图式中所揭露的应力记忆技术的各种说明的实施例。
[0015]虽然在本文所揭露的主要事项可以轻易做各种修正及替代形式，本文的特定的实施例经由在图示中的例子而已经呈现并且在此详细说明。然而，应该要了解的是特定实施例在本文的描述并非意在限定该揭露于所揭示的