特定的模式，但是相反地，是意在涵盖落在由权利要求书所定义的该揭示的精神及范畴内部的所有的修正、等同及替代。
【具体实施方式】
[0016]符号及术语
[0017]于全文示中所使用的特定的名称意指特定的组件。然而，不同的实体可能意指具不同称谓的组件。本文件并非意在对于称谓不同而非功能不同的组件上作区别。该名称“包含”及“包括”在本中以开放式的方式使用，并且因此意指“包含，但不限定于此”。
[0018]详细说明
[0019]本发明的目的将藉由参照该附加的图式而作说明。不同的结构、系统及装置为例示性的描述于图示中而仅用于解释的目的。所包含的该附加的图式用以描述及解释本发明揭示的说明的例子。在本文所使用的字词及片语应该理解及解释为具有由在该工业上的人士所了解的该字词及片语的一致性意义。未具特别定义的名称或片语，意即不同于在工业上的人士所理解的一般及习常的意义的定义，是意在由在本文中的名称或片语的一致性使用所隐含。在某种程度上名称或片语是意在具有特殊的意义，此类特殊的定义对于该名称或片语将以直接地及确切地提供该特殊的定义的界定的方式而在该说明书中明确地提出。
[0020]本发明揭示是关于当制造晶体管装置时可以采用的各种应力记忆技术。很明显地，本方法适用于各种的装置，包含但不限定于逻辑装置、记忆装置等等，并且在本文所揭示的方法可以采用以形成N型或P型半导体装置。此外，各种掺杂的区域，例如源极/漏极区域、环状植入区域、井区域及类似区域，并未描述于该附加的图式中。当然，在本文所揭示的本发明不应该考量为限定于本文所描述及说明的例示性的例子上。本文所揭露的该装置100的各种组件及结构可以使用各种不同的材料及藉由执行各种已知的技术而形成，例如化学气相沉积(Chemical Vapor Deposit1n, CVD)、原子层沉积(Atomic LayerDeposit1n，ALD)、热生长工艺、旋转涂布技术等等。这些不同材料层的厚度亦可以视该特定的应用而改变。参照该附加的图式，在本文所揭示的该方法及装置的各种例示性的实施例今将做更详细的说明。
[0021]本发明者已经发现，藉由使用VII族材料(出自周期表)，诸如氟，来执行植入工艺，此类的堆迭缺陷对于具有非常小的扩散长度(Length of Diffus1n，LOD-在讨论中的该栅极结构的边缘及该主动区域的边缘之间的尺寸)的装置可以依所需而形成，即使是对于位在邻接该主动区域的自由表面的装置，意即，在该主动区域及隔离材料之间的介面。
[0022]图2A至2C包含集成电路测试产品的简化的截面图示(上方图示)及描述此类制造的集成电路测试产品的截面图示的穿透式电子显微镜照片(下方图示)。在这些图示中，主动区域102A藉由形成诸如沟槽隔离结构的隔离结构104在基板102内以定义于基板102内。再者图示所描述的为例示性的测试晶体管106(意即，待测试装置)，以及"虚设的(Dummy)"栅极结构108。该栅极结构为最小接地原则(ground-rule-minimum)结构，意即，该栅极结构106、108的临界尺寸制作得尽可能缩小，例如，使用现今的技术的大约20至40纳米的临界尺寸。图2A至2C描述该装置106的扩散长度分别为239纳米、80纳米及59纳米的情况，并且其中该栅极结构及该升起的源极/漏极区域为分别地使用标号110、112而辨识。
[0023]如同在图2A中所示，对于该待测试装置106，扩散长度为239纳米。该待测试装置106及该虚设(Dummy)装置108两者形成在该主动区域102A的上方。该待测试装置106称之为“迭置(Tucked) ”装置，因为有定位在该待测试装置106及该隔离区域104的边缘之间的虚设装置108。此类“迭置”装置亦可以称为是“多晶硅(PC)界限的”，意即该虚设晶体管的栅极(多晶硅)是定位在该待测试装置106及该隔离区域104之间。相反的，“未迭置”装置(如在图2C中所显示)是其中没有虚设装置108定位在该待测试装置106及该隔离区域104之间的装置。“未迭置”装置亦可称为是“浅沟槽隔离(STI)界限的”。如同所示，所需的堆迭缺陷114为完全地形成于在该主动区域102A上方的很多晶体管装置内，例如，详见该虚线区域116。然而，此类堆迭缺陷114是缺乏的或者仅部分形成于邻接该隔离区域104的边缘的该迭置晶体管(在虚线圈117中)的源极/漏极区域内。
[0024]图2B描述扩散长度为80纳米的情况。该待测试装置106形成在该主动区域102A的上方并且该虚设装置108为部分形成在该主动区域102A上且部分在该隔离区域104上(意即另一个迭置装置情况)。如同所示，所需的堆迭缺陷119仅部分形成于在该主动区域102A上方的晶体管装置内，例如，参见虚线区域118。没有装置显示如同在图2A中的装置所描述的该所需的、完全形成的堆迭缺陷114。相信这是因为该相对小的扩散长度及接近自由表面，意即，该主动区域102A的边缘，而已经发生可以允许存在于主动区域102A内的应力的至少部分应力释放。
[0025]图2C描述扩散长度为59纳米的情况。如同所示，只有该待测试装置106形成于该主动区域102A的上方。该虚设装置108为完全形成于该隔离区域104的上方(意即，“未迭置”装置情况)。如同显示，该图示缺乏任何所需的堆迭缺陷114于该晶体管装置的源极/漏极区域内，如同在该虚线区域120内所显示。相信这是因为小的扩散长度及接近自由表面，意即，该主动区域102A的边缘，而已经发生可以允许存在于主动区域102A内的该应力的实质上完全的应力释放。遗憾的是，在图2C中所描述的情况造成在图2C中所显示的装置的电气效能特性相较于在图2A至2B中所显示的装置的显著的退化。具体而言，在平均上，描述于图2C中的配置造成显示于图2C中的装置的直流(DC)驱动电流相对于显示于图2A至2B中的装置(该装置对于在图2A至2B中所显示的该装置配置近乎相同)的驱动电流的减少大约12%。
[0026]一些先前技艺的方法已经尝试改良所需的应力于N型晶体管内的形成。其中一个先前技艺包含作为应力记忆层的富含氢的氮化硅层的形成，努力形成该所需的堆迭缺陷114于N型装置内。然而，此类尝试通常已经造成仅有或至多该所需的堆迭缺陷114于该装置的源极/漏极区域内的部分形成并且仅用于迭置装置。未迭置装置并未呈现使用这种先前技艺方法的任何明显的堆迭缺陷。
[0027]图3A至3J描述当制造晶体管装置时可以采用的本发明所揭示的应力记忆技术的各种例示性的实施例。图3A为例示性的NMOS晶体管200在制造前期的简化的图示。该晶体管200形成于半导体基板210的主动区域之内及上方，该半导体基板210是藉由形成在该基板210内的例示性的沟槽隔离结构212所定义。该基板210可以具有各种的配置，诸如该描述的块体硅配置。该基板210亦可以具有包含块体硅层、埋入绝缘层及主动层的绝缘层覆娃(silicon-on-1nsulator，SOI)配置，其中半导体装置是形成于该主动层之内及上方。因此，基板或半导体基板的名词应该了解为含括所有的半导体基板。该基板210亦可以由硅以外的材料所制成。
[0028]在图3A中所描述的制造的时点上，该晶体管200包含概要描述的栅极结构220，该栅极结构220通常包含例示性的栅极绝缘层220A及例示性的栅极电极220B。该栅极绝缘层220A可以由各种不同的材料所组成，诸如，例如，二氧化硅、所谓高k值(介电常数k大于10)绝缘材料等等。同样地，该栅极电极220B亦可以是诸如多晶硅或非晶硅的材料，或可以由一个或一个以上的作为该栅极电极220B的金属层所组成。熟习该项技艺的人士在完全阅读本发明应用后将会了解，描述于该图示中的该晶体管200的该栅极结构220，意即该栅极绝缘层220A及该栅极电极220B，是意在以自然