具有鳍状结构的半导体元件及其制作方法
【技术领域】
[0001]本发明涉及一种具有鳍状结构的半导体元件，尤指一种利用外延材料包覆鳍状结构的半导体元件。
【背景技术】
[0002]近年来，随着各种消费性电子产品不断的朝小型化发展，半导体元件设计的尺寸也不断缩小，以符合高集成度、高效能和低耗电的潮流以及产品需求。
[0003]随着场效晶体管(field effect transistors, FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effecttransistor, Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering, DIBL)效应，并可以抑制短通道效应(short channeleffect, SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
[0004]然而，在现有的鳍状场效晶体管元件制作工艺中，利用硅锗外延来对源极/漏极区域施加应力并提升载流子迁移率(carrier mobility)已达到一瓶颈，因此如何改良现有鳍状场效晶体管架构以提升通道区域的载流子迁移率即为现今一重要课题。
【发明内容】
[0005]为解决上述问题，本发明优选实施例是公开一种制作具有鳍状结构的半导体元件的方法。首先形成一鳍状结构于一基底上，然后形成一第一介电层于基底及鳍状结构上。接着沉积一第二介电层于第一介电层上、回蚀刻部分第二介电层、去除部分第一介电层以暴露出鳍状结构的一顶表面及部分侧壁、形成一外延层并覆盖所暴露的鳍状结构的顶表面及部分侧壁以及去除部分第二介电层。
[0006]本发明另一实施例公开一种具有鳍状结构的半导体元件，包含一基底，一鳍状结构设于基底上以及一外延层设于该鳍状结构的一上表面及部分侧壁，其中外延层及该鳍状结构之间包含一锗浓度的线性梯度(linear gradient)。
【附图说明】
[0007]图1至图7是根据本发明优选实施例制作具有鳍状结构的半导体装置的方法示意图。
[0008]主要元件符号说明
[0009]12基底14鳍状结构
[0010]16第一介电层 18第二介电层
[0011]20外延层
【具体实施方式】
[0012]为详细揭示本发明的技术实质，下面结合附图举实施例详细说明。图1至图7是根据本发明的一优选实施例所绘示的半导体装置的制造方法示意图。如图1所示，首先提供一基底12,例如一娃基底或娃覆绝缘(silicon on insulator, SOI)基板,然后形成至少一鳍状结构14于基底12上。在本实施例中，鳍状结构14虽以三根为例，但其数量并不以此为限，可依据产品需求进行调整，例如可形成一根或一根以上的鳍状结构14于基底12上。
[0013]另外依据本发明的优选实施例，鳍状结构(fin structure) 14优选通过侧壁图案转移(sidewall image transfer, SIT)技术制得，其程序大致包括:提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
[0014]除此之外，鳍状结构14的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构14。另外，鳍状结构14的形成方式另也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构14。这些形成鳍状结构14的实施例均属本发明所涵盖的范围。
[0015]然后如图2所示，进行一原子层沉积(atomic layer deposit1n, ALD)制作工艺以形成一第一介电层16并覆盖基底12及鳍状结构14。在本实施例中，第一介电层16优选为一包含氧化硅的氧化层，但不局限于此。
[0016]接着如图3所示，沉积一第二介电层18于第一介电层16上，并进行一回蚀刻(etching back)制作工艺,去除部分第二介电层18,使第二介电层18的一顶表面与第一介电层16的顶表面齐平。在本实施例中，第二介电层18优选自由美国应用材料取得的进阶图案化薄膜(advanced pattern film, APF)(商品名)，但不局限于此。另需注意的是，本实施例虽采用由氧化硅所构成的第一介电层16以及由APF所构成的第二介电层18为例，但两者介电层的材料并不局限于此，又可依据产品需求选择任何具有蚀刻选择比的两种不同介电材料来分别形成第一介电层16与第二介电层18，此变化型也属本发明所涵盖的范围。
[0017]如图4所示，然后利用第二介电层18为掩模进行一蚀刻制作工艺，例如利用稀释氢氟酸(diluted HF，DHF)为蚀刻剂的湿蚀刻制作工艺来去除部分第一介电层16并暴露出鳍状结构14的一顶表面及部分侧壁。在本实施例中，所暴露出的鳍状结构14高度约略400埃。
[0018]随后如图5所示，进行一选择性外延成长制作工艺，形成一外延层20于第一介电层16上并覆盖所暴露的鳍状结构14的顶表面及部分侧壁以及第二介电层18。在本实施例中，外延层20优选包含一晶格大小与鳍状结构14不同的外延结构，而具有一压缩或伸张应力，例如为硅锗层、硅碳层，当然外延结构也可为纯硅或硅磷层等。本实施例以P通道金属氧化半导体(PMOS)而例，故其为硅锗层，且鳍状结构14及外延层20之间优选依据鳍状结构14的材料包含一锗浓度的线性梯度(linear gradient)。举例来说，本发明可依据产品需求调整鳍状结构14与外延层20中的锗浓度，使锗浓度由鳍状结构14朝外延层20线性递增，或使锗浓度由外延层20朝鳍状结构14线性递增，这些变化型均属本发明所涵盖的范围。
[0019]然后如图6所示，进行一平坦化制作工艺，例如一化学机械研磨(chemicalmechanical polishing, CMP)制作工艺及/或回蚀刻制作工艺来平坦化外延层20,使外延层20表面与第二介电层18表面齐平。需注意的是，本实施例虽于形成外延层20后以平坦化制作工艺去除部分外延层20，但不局限于此方式，又可于成长外延层20的时候控制外延层20成长的高度，使外延层20在成长过程中，至少覆盖过鳍状结构14的顶面，优选约略与第二介电层18表面齐平，如此即可省略一道平坦化制作工艺所需的成本，此实施例也属本发