半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请
[0002]本申请享受以日本专利申请2014 — 126256号(申请日:2014年6月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]作为具有整流功能的半导体装置，已知有混有肖特基势皇接合和pn接合的JBS (Junct1n Barrier Schottky) 二极管。JBS 二极管具有形成在η型半导体区域内的多个ρ型半导体区域、和与η型半导体区域及ρ型半导体区域接触的肖特基势皇金属。JBS 二极管是在逆向偏压时将η型半导体区域与肖特基电极的界面处的电场缓和、将泄流降低的构造。在半导体装置中，实现对浪涌电压等的耐受量的进一步提高是重要的。
[0005]JBS 二极管可以在较低的电压下使电流的上升较快的肖特基势皇二极管发挥功能，在较高的电压下使浪涌耐受量较高的PIN 二极管发挥功能。此外，有在阳极电极与PIN二极管之间设置硅化物区域的情况。由此，阳极电极与PIN 二极管的电气接触性提高。
[0006]但是，如果在PIN 二极管的正上方或其附近设置接合线，则电流集中于PIN 二极管，有其浪涌耐受量下降、或给接合线正下方的PIN部的硅化物区域带来损伤而阳极电极与PIN 二极管的密接力下降的情况。
【发明内容】
[0007]本发明要解决的课题是提供一种抑制阳极电极与二极管的密接力下降、抑制二极管的浪涌耐受量下降的半导体装置。
[0008]技术方案的半导体装置具备:第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间，与上述第1电极接触；第2导电型的第2半导体区域，有选择地设在上述第1半导体区域与上述第2电极之间；接触区域，设在上述第2半导体区域与上述第2电极之间，与上述第2半导体区域及上述第2电极接触；多个第2导电型的第3半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极接触；以及配线，与上述第2电极接触，与上述第2电极的接合部分位于上述第3半导体区域的上方，不位于上述接触区域的上方。
【附图说明】
[0009]图1 (a)是表示有关第1实施方式的半导体装置的示意平面图，图1 (b)是表示有关第1实施方式的半导体装置的示意剖视图。
[0010]图2(a)及图2(b)是表示有关第1实施方式的半导体装置的示意剖视图。
[0011]图3(a)是表示有关参考例的半导体装置的示意平面图，图3(b)是表示有关参考例的半导体装置的示意剖视图。
[0012]图4(a)及图4(b)是表示有关参考例的半导体装置的示意剖视图。
[0013]图5是表示有关参考例的半导体装置的正向特性的一例的曲线图。
[0014]图6(a)是表示有关第1实施方式的半导体装置的示意平面图，图6(b)是表示有关第1实施方式的半导体装置的示意剖视图。
[0015]图7(a)是表示有关第2实施方式的第1实施例的半导体装置的示意平面图，图7(b)是表示有关第2实施方式的第2实施例的半导体装置的示意平面图。
[0016]图8(a)是表示有关第2实施方式的第3实施例的半导体装置的示意平面图，图8(b)是表示有关第2实施方式的第4实施例的半导体装置的示意平面图，图8(c)是表示有关第2实施方式的第5实施例的半导体装置的示意平面图。
[0017]图9(a)是表示有关第3实施方式的第1实施例的半导体装置的示意平面图，图9(b)是表示有关第3实施方式的第2实施例的半导体装置的示意平面图。
【具体实施方式】
[0018]以下，参照附图对实施方式进行说明。在以下的说明中，对于相同的部件赋予相同的标号，关于已说明一次的部件适当省略其说明。
[0019](第1实施方式)
[0020]图1 (a)是表示有关第1实施方式的半导体装置的示意平面图，图1 (b)是表示有关第1实施方式的半导体装置的示意剖视图。
[0021]图2(a)及图2(b)是表示有关第1实施方式的半导体装置的示意剖视图。
[0022]这里，在图1(b)中表示图1(a)的B —B’线截面。
[0023]在图2(a)中，表示没有配置图1(a)的半导体区域35的A — A’线截面，在图2 (b)中，表示配置有图1(a)的半导体区域35的B — B’线截面。
[0024]此外，在图1(a)中没有显示图1(b)所示的阳极电极11。
[0025]如图1 (a)?图2(b)所示，有关第1实施方式的半导体装置1具备阴极电极10 (第1电极)、阳极电极11 (第2电极)、半导体区域20 (第1半导体区域)、半导体区域30 (第2半导体区域)、半导体区域35 (第3半导体区域)、硅化物区域40 (接触区域)、配线50和保护层70。
[0026]半导体区域20设在阴极电极10与阳极电极11之间。半导体区域20接触在阴极电极10上。半导体区域20具有n+型的第1部21、和杂质浓度比第1部21低的η型的第2部22。第1部21设在阴极电极10侧，第2部设在阳极电极11侦k
[0027]如图2(a)所示，半导体区域30有选择地设在半导体区域20与阳极电极11之间。半导体区域30的导电型是p+型。在半导体装置1中，由半导体区域30、半导体区域20的第2部22及半导体区域20的第1部21构成双极型的PIN 二极管(p+型层/η型层/η +型层)。另外，如图2(b)所示，半导体区域35在C 一 C’线截面中在X方向上延伸。
[0028]硅化物区域40设在半导体区域30与阳极电极11之间。硅化物区域40与半导体区域30及阳极电极11接触。半导体区域30与硅化物区域40进行欧姆接触。通过将硅化物区域40设在半导体区域30与阳极电极11之间，半导体区域30与阳极电极11的电气接触变得良好。
[0029]娃化物区域40通过利用激光加热、PEP (Photo Engraving Process，照片雕刻工艺)工序等形成。例如，可以在使金属膜接触半导体区域30之后，通过对半导体区域30与金属膜的接合部分照射激光，来形成接触在半导体区域30上的硅化物区域40。在被照射激光的部分中，半导体区域30的硅成分与金属成分反应而形成硅化物区域40。此外，也可以在使用PEP工艺而在半导体区域30上有选择地形成金属膜后，通过将半导体区域30和金属膜退火而形成硅化物区域40。
[0030]配线50是接合线。配线50接触在阳极电极11上。配线50与阳极电极11的接合既可以通过钎焊接合，也可以通过直接接合。作为直接接合的方法，可以举出超声波接合、压接等的方法。在半导体装置1中，调整接合部分50c的位置，以使配线50与阳极电极11的接合部分50c不位于硅化物区域40之上。
[0031]此外，如图1(b)所示，半导体区域20接触在阳极电极11上。半导体区域20与阳极电极11进行肖特基接触。在半导体装置1中，由半导体区域20及阳极电极11构成肖特基势皇二极管(SBD)。
[0032]进而，在阳极电极11与半导体区域20之间设有多个半导体区域35。硅化物区域40被半导体区域35夹持。半导体区域35的导电型是ρ型。半导体区域35接触在阳极电极11上。多个半导体区域35在与从阴极电极10朝向阳极电极11的方向(例如Z方向)交叉的方向(例如X方向)上延伸。在多个半导体区域35的各自之间，存在半导体区域20的一部分。
[0033]在半导体装置1中，被相邻的ρ型的半导体区域35夹持的η型的半导体区域20与阳极电极11肖特基接触，构成JBS 二极管(Junct1n Barrier Schottky D1de)。即，在半导体装置1中，同时设有PIN 二极管和JBS 二极管。
[0034]此外，如图1 (a)所示，在俯视配线50与阳极电极11的接合部分50c的情况下，接合部分50c被硅化物区域40包围。在半导体装置1中，设有多个配线50，多个配线50的各个配线的接合部分50c被娃化物区域40包围。
[0035]硅化物区域40具有第1区域40a、和连接在第1区域40a上的第2区域40b。在半导体装置1中，设有多个第1区域