一种FinFET器件的制作方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种FinFET器件的制作方法。
【背景技术】
[0002]集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
[0003]相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET器件中栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analog circuits)和静态存储器(SRAMs)中得到广泛应用。
[0004]现有的形成FinFET器件的制作方法，包括在硅鳍片的中间形成沟道区，以及在硅鳍片两端形成源/漏区。为了在硅鳍片的中间形成沟道区、在其两端形成源/漏区，需要执行离子注入。然而，离子注入导致硅鳍片的非晶化。对于非晶化严重的区域，在随后的退火工艺中，部分非晶硅无法重新转变为单晶硅，从而在硅鳍片中引入了大量的缺陷，进而对器件的性能和良率造成影响。
[0005]因此，需要提出一种新的制作方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种FinFET器件的制作方法，包括:提供半导体衬底，所述半导体衬底上形成有鳍片；在所述鳍片的顶面形成硬掩膜层；对所述鳍片的两侧面分别进行第一倾斜离子注入和第二倾斜离子注入；去除所述硬掩膜层，以露出所述鳍片的顶面；对所述鳍片的顶面进行垂直离子注入；执行退火工艺。
[0007]进一步，所述鳍片为硅鳍片。
[0008]进一步，所述硬掩膜层的材料选自氧化硅、氮氧化硅、氮化硅或者无定形碳中的一种或几种。
[0009]进一步，所述硬掩膜层的厚度范围为20埃至500埃。
[0010]进一步，在所述鳍片的顶面上形成所述硬掩膜层的步骤为:在所述鳍片露出的所有侧面和顶面上沉积形成所述硬掩膜层；去除所述鳍片的所有侧面上的所述硬掩膜层。
[0011 ] 进一步，采用湿法刻蚀去除所述鳍片的所有侧面上的所述硬掩膜层。
[0012]进一步，在形成所述硬掩膜层之前还包括在所述鳍片之间形成浅沟槽隔离结构的步骤。
[0013]进一步，所述第一倾斜离子注入的角度范围为135°?178°，所述第二倾斜离子注入的角度范围为2°?45°。
[0014]进一步，在形成所述硬掩膜层之前还包括在所述鳍片的两侧及顶部形成栅极结构的步骤。
[0015]综上所述，根据本发明的方法在鳍片的顶面上形成硬掩膜层后，避免两次倾斜离子注入对鳍片的顶面造成的非晶化影响的产生，进而减少了鳍片中离子注入引起的缺陷，提高了器件的性能和良率。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A-图1D为根据现有的方法对FinFET器件的鳍片进行离子注入的方法依次实施的步骤所分别获得的器件的三维示意图；
[0019]图2A-图2G为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的三维示意图；
[0020]图3为根据本发明示例性实施例的方法对FinFET器件的鳍片进行离子注入的工艺流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0023]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0024]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0025]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0026]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0027]下面结合附图1A-1D来描述一种现有的实施方法对FinFET器件的鳍片进行离子注入的详细步骤。
[0028]如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有硅鳍片101，在鳍片101的两侧及顶部形成有栅极结构102。在鳍片两侧形成有浅沟槽隔离结构(STI)。
[0029]如图1B和1C所示，分别对鳍片101的两侧面进行倾斜离子注入，以形成位于鳍片101中的源区和漏区。然而，离子注入导致硅鳍片的非晶化。由于两次倾斜注入均对硅鳍片的顶面进行了注入，其相应的在顶面生成了较厚的非晶硅层103。
[0030]如图1D所示，进行退火步骤，所述退火步骤可以为快速升温退火工艺，利用900至1050°C的高温来活化源区和漏区内的掺杂质，并同时修补在各离子注入工艺中受损的硅鳍片的晶格结构。由于顶面形成的非晶硅层较厚，在退火过程中无法重新转变为单晶硅，从而在硅鳍片中引入了大量的缺陷104，进而对器件的性能和良率造成影响。
[0031]鉴于此，本发明提出了一种新的制作方法，以解决出现的上述问题。
[0032]示例性实施例
[0033]下面，参照图2A-图2G和图3来描述根据本发明实施例的方法对FinFET器件的鳍片进行离子注入的详细步骤。
[0034]参照图2A-图2G，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意图。
[0035]首先，如图2A所示，提供半导体衬底200，所述半导体衬底200可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0036]所述半导体衬底上形成有鳍片201。可选地，所述鳍片为硅鳍片，可采用本领域常用的方法形成所述硅鳍片。示例性地，首先在半导体衬底上形成半导体材料层，所述半导体材料层可以S1、SiGe、Ge或者II1-V材料，在半导体材料层上依次沉积垫氧化层和垫氮化物层，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜