部分并且在复合衬底结构的接合之后形成CMOS元件的其他部分。
[0060]图2为示出根据本发明的实施方案的制造集成光电子器件的方法200的简化流程图。该方法包括对第II1-V族衬底进行处理以形成第II1-V族器件(210)，例如激光器、光学增益介质、探测器、调制器、光子元件等。除形成第II1-V族器件之外可以对其他材料进行处理以形成用于器件例如光学环路器或隔离器的磁性器件元件、其他光电元件等。在器件处理之后，可以研磨第II1-V族衬底以形成均匀的厚度并且进行切割以提供第II1-V族管芯(212)。研磨不是必需的。
[0061]该方法还包括制备组装衬底(220)。在实施方案中，对硅衬底进行氧化、注入和图案化以为以上所述的第II1-V族管芯提供安装位置(222)。该实施方案中的组装衬底包括由通过注入剂量的峰值限定的分开平面(例如，在氢注入工艺期间形成的)分隔的基区和器件区。图案化工艺可以包括在对半导体片(例如，第II1-V族半导体器件)进行接合的位置进行限定的模板晶片上限定金属图案。在一些实施方案中，除金属图案之外或代替金属图案，在图案化工艺期间形成目标以提供直接接合半导体片(例如，第πι-ν族半导体器件)的位置的指示。如贯穿本说明书更全面描述的，器件区接合到经处理的S0I衬底并且用于器件制造并且基区被去除且可能再利用。处理S0I衬底(230)以提供CMOS器件、电子器件、光子元件等。制备SOI衬底用于包括表面制备的晶片接合操作(232)。使组装衬底和SOI衬底对齐(240)并且执行晶片接合工艺以结合两个衬底并且形成复合衬底结构(242)。
[0062]因而，本发明的实施方案提供了可以提供光子和/或电子功能性的第II1-V族器件，以及可以补充通过第II1-V族器件所提供的功能性的在组装衬底上制造的CMOS器件(例如，电子器件)。因此，根据具体应用，电子功能性中的一些可以在成本效益CMOS元件中实现，同时其他电子功能性中的一些可以在第II1-V族器件中实现，只要适合于具体应用即可。
[0063]然后使用退火工艺以在注入剂量的峰值所在的深度处使组装衬底分开(244)。在一些实施方案中，省略该步骤，原因是组装衬底由于晶片接合工艺(242)而分开。在一些实施方案中，对分开后的衬底进行抛光(246)以去除由于分开工艺而引起的表面粗糙度。图4为示出根据本发明的实施方案的在晶片接合、组装衬底分开以及抛光之后的复合衬底结构中的一部分的简化示意图。也可以执行后续工艺以图案化组装衬底的器件层中的光学波导(248)并且形成电互连(250)。如在以上所引用的美国专利申请第12/902621号中所述的，接合焊盘、SOI衬底和第II1-V族管芯之间的接合以及第II1-V族管芯和SOI衬底之间的接合可以为金属辅助接合、半导体-半导体接合等。
[0064]尽管组装衬底可以在注入剂量峰值的深度处或附近分开，但是本发明的实施方案不限于该特定的分开深度并且可以实现除注入剂量的峰值之外的其他深度。另外，应该注意的是，虽然在本文中将使用退火工艺的分开被描述为去除组装衬底的方法，但是其他方法例如(非限制性的)研磨以去除组装衬底的块体或其他合适的技术也包括在本发明的范围内。
[0065]应该理解的是，图2中所示的特定步骤提供了一种根据本发明的实施方案的制造集成光电子器件的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图2中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
[0066]图5为根据本发明的实施方案的具有集成光电子器件的衬底的简化平面图。参照图5，SOI衬底示出为具有形成在SOI衬底的周边部分处的电接合焊盘。通常在SOI衬底中形成CMOS电路。形成在组装衬底的器件层中的硅波导提供了位于第II1-V族器件区的第II1-V族器件和形成在SOI衬底和/或其他第II1-V族器件中的CMOS元件之间的光通信。作为实施例，制造在CMOS电路系统区的四个所示部分中的四个多核处理器可以使用光学耦合到所示的第πι-v族器件的光学波导进行互连。
[0067]图6为示出根据本发明的实施方案的制造集成光电子器件的方法的简化流程图。在图6中所示的实施方案中，将未经处理的外延材料减薄并且附接到组装衬底以用于进一步处理。方法600包括生长外延结构并制备其他材料(610)以用于激光器、探测器、调制器、光子元件、高速电子器件、磁性器件等。可以对这些未经处理的晶片进行切割￠12)以形成器件元件以用于进一步处理。未经处理的晶片可以在外延生长工艺之后或作为外延生长工艺的一部分而进行减薄。
[0068]例如通过对硅晶片进行氧化、注入和图案化来形成器件层和基层来制备组装晶片(620)。在一些实施方案中，不执行这些步骤中的一个或更多个步骤以适合于具体应用。如在工艺620中所示的，除以上所述的对组装衬底的处理之外，可以在组装衬底上制造CMOS器件以提供各种CMOS元件功能性。
[0069]将来自未经处理的晶片的器件元件安装到组装晶片上(622)。因为在组装衬底上提供了 CMOS元件或器件，所以在工艺622中安装的器件元件可以与在工艺620中所提供的CMOS器件共同安装。
[0070]对SOI基底晶片进行处理(630)，该处理可以包括形成CMOS电路、电子器件和光子元件并且为晶片接合(632)作准备。在实施方案中，在以下所述的晶片接合工艺期间将另外的金属沉积到S0I基底晶片上以形成与未经处理的外延材料的接触区。
[0071]对齐组装晶片和S0I基底晶片(640)并且接合晶片(642)。在实施方案中，组装晶片与S0I基底晶片对齐，但这并不是本发明的实施方案所必需的。使用退火工艺例如在大约注入剂量的峰值处分开组装晶片(644)。使用抛光工艺(例如，CMP)以去除由于组装晶片的器件层与组装衬底的基层分离而引起的表面粗糙度(646)。
[0072]在晶片接合工艺和去除组装晶片的基层之后，可以执行另外的处理步骤例如用于形成光学波导的对器件层进行的图案化￠48)以及质子注入或第II1-V族氧化￠50)以在外延材料上限定有源条形区。例如，在质子注入工艺期间，注入的能量选择为使得穿过器件结构(以第πι-ν族材料形成)的“背面”的注入在与S0I基底晶片的接合相邻的材料中限定条形区。层的平面化(652)和对图6中所示的步骤中的一个或更多个步骤进行的重复可以用来建立多层结构。在一些实施方案中执行对与第II1-V族材料的电互连进行的图案化(654)。
[0073]在图6中所示的实施方案中，对外延材料进行接合并且然后进行后处理以限定条形区和对经处理的S0I衬底上的区域的互连，所述经处理的S0I衬底可以包括光子器件并且具有限定在光子器件上的其他迹线。图6中所示的实施方案的优点在于减小或消除了与第II1-V族器件上的与预定特征相关联的严格的对准公差。因而，尽管图6中所示的实施方案与图3中所示的实施方案包括共同的元件，但是图6中所示的方法可以提供使用图1中所示的方法不能获得的益处。作为实施例，因为有源条形区在图6中所示的实施方案中的接合之后形成，所以对组装晶片进行的附接的工艺和将组装晶片与S0I基底晶片对齐两者的对准公差均显著减小(在约± 1 μ m至约± 10 μ m的量级)。
[0074]应理解，图6中所示的特定步骤提供了一种根据本发明的实施方案的制造集成光电子器件的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图6中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
[0075]图11示出根据本发明的另一实施方案的垂直集成CMOS电路系统的方法。在图11中所示的实施方案中，CMOS电路系统在制备组装晶片期间形成在组装晶片的器件层中。形成在组装晶片的器件层中的CMOS器件可以包括但不限于CMOS器件、逻辑电路、或发射极耦合逻辑电路、BiCMOS电路、SiGe BiCMOS电路、NM0S电路、PM0S电路、或其他硅基器件或电路。在具体实施方案中，形成在器件层中的CMOS器件为采用与在制造基底晶片或S0I晶片中所采用的工艺不兼容的工艺的器件。在形成CMOS电路系统之后，以与图6所描述的方式类似的方式使用组装晶片，该方式为将未经处理的第II1-V族器件元件安装到组装晶片。制备具有光子器件元件的SOI晶片以用于晶片接合。对齐并接合SOI晶片和组装晶片、在接合工艺之后，在该实施方案中，使用化学机械抛光、蚀刻工艺或其他合适的技术去除组装晶片的块体。在去除组装晶片衬底的块体之后，可以执行另外的处理步骤以在第II1-V族材料中限定器件区。使用金属化工艺以形成CMOS电路系统与光子器件之间的互连。
[0076]图7A为示出根据本发明的实施方案的器件限定期间的复合衬底结构中的一部分的简化示意图。如图7A所示，第II1-V族器件元件(或其他材料)接合到SOI基底晶片使得平面化材料可以在器件层下方或器件层上方。在本发明的实施方案所提供的一个工艺流程中，在平面化材料中限定开口以使得第II1-V族器件能够被接合。如果模板晶片中的通道区使得在紧接着模板晶片的图案化之后但在限定注入掩模之前能够形成该平面化材料则可以发生在器件下方形成平面化材料。打开区域以进入第II1-V族器件并且在第II1-V族器件元件的“背”侧上形成注入掩模并且如上所述，注入限定了有源区。在注入之后，执行后处理以限定互连，提供平面化等。
[0077]图7B为示出根据本发明的实施方案的处理之后的复合衬底结构的一部分的简化示意图。如图7B所示，已经去除了注入掩模并且附加平面化材料已经沉积且进行平面化以提供除其他益处之外的钝化。
[0078]图7C为根据本发明的实施方案的多层结构的简化示意图。如图7C中的横截面所示，通过使用本文中所述的实施方案形成多层次的硅和第πι-v族材料。硅层可以用来制造光学波导或者可以通过过孔图案化以执行与层堆叠体中的第II1-V族材料或其他材料的电连接。采用本发明的实施方案，可以在所示的硅器件层(最初来自组装晶片)中制造电路，从而制造“3-D”集成光电子电路。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
[0079]图8为示出根据本发明的实施方案的执行异质外延生长的方法的简化流程图。方法800采用附接到组装晶片然后接合到经处理的晶片(例如，使用例如直接晶片接合或金属辅助接合的硅或SOI晶片)的晶体“籽晶”。在一些实施方案中采用金属辅助接合，原因是金属层有助于调节具有不同热膨胀系数的材料之间的应力。籽晶材料可以为在硅上的任意期望的非硅晶体材料，例如InP或GaAs籽晶材料或其他合适的材料。尽管在图8所示的实施方案中采用了组装晶片，但这不是本发明所必需的，并且一些实施方案无需使用组装