氟酸(BHF)进行湿蚀刻，除去氧化硅膜2。接着，利用热氧化法在半导体衬底1的表面上形成将成为进行离子注入时的屏蔽膜(screen film)的氧化硅膜(图中未示出)。然后，利用离子注入法进行阱注入或进行用以决定晶体管的阈值电压的规定的杂质离子注入。接着，再次使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，将作为屏蔽膜的氧化娃膜除去。
[0107]接着形成具有规定膜厚的栅极氧化膜21 (参照图10)。之后，在所述栅极绝缘膜上形成规定的导电性膜(图中未示出)。如图9和图10所示，通过在所述导电性膜上进行规定的照相制版及蚀刻以横切元件形成区域la、lb、lc的方式形成栅电极22。接着，在夹着栅电极22的元件形成区域la、lb、lc的一个区域和另一个区域中，注入规定的导电型的杂质离子。
[0108]如上所述，如图11所示，在元件形成区域la形成了包括源极和漏极区域23a、23b和栅电极22a的M0S晶体管T1。如图12所示，在元件形成区域lb形成了包括源极和漏极区域24a、24b和栅电极22b的M0S晶体管T2，。如图13所示，在元件形成区域lc形成了包括源极和漏极区域25a、25b和栅电极22c的M0S晶体管T3。此外，在图11到图13的剖面图中，假设在图9所示的剖面线XI — X1、XII — XI1、XIII — XIII方向，也相邻地形成有与剖面线X -X方向上的宽度相等的浅槽隔离结构的情况，示出了浅槽隔离结构中的叠层构造。
[0109]经过上述工序制造的半导体器件，能够减小形成在与彼此宽度各异的浅槽隔离结构4、5、6相邻的各个元件形成区域la、lb、lc内的M0S晶体管Tl、T2、T3在电特性上的偏差。下面对此进行详细说明。
[0110]首先，在与聚硅氮烷膜一样利用S0D法形成的氧化硅膜中，在进行热处理时氧化硅膜的收缩率根据浅槽隔离结构的宽度而变化。也就是说，位于较宽浅槽隔离结构中的氧化硅膜比位于较窄的浅槽隔离结构中的氧化硅膜更容易被致密化。
[0111]本发明的发明者利用S0D法在各种宽度的浅槽隔离结构内形成氧化硅膜，最终形成了作为元件隔离氧化膜的状态下，对元件隔离氧化膜从半导体衬底的表面算起的高度Η和浅槽隔离结构的宽度W之间的关系进行了评价。评价结果的曲线图如图14所示。由图14可知，随着浅槽隔离结构的宽度W变窄，元件隔离氧化膜的高度Η就变低。这是由于形成在宽度越窄的浅槽隔离结构中的元件隔离氧化膜越难以被致密化，因而在通过形成元件隔离氧化膜时的蚀刻，会使蚀刻氧化硅膜更好地得以蚀刻的缘故。
[0112]如上所述，元件隔离氧化膜的高度随浅槽隔离结构宽度的不同而不同这一特点，是造成形成于被浅槽隔离结构所包围的元件形成区域中的晶体管的栅极尺寸及电特性的偏差增大的原因。
[0113]如果氧化硅膜的致密化程度随浅槽隔离结构宽度的不同而不同，那么，影响到被浅槽隔离结构包围的元件形成区域的应力就会不同。本发明的发明者对元件形成区域的应力和相邻的浅槽隔离结构的宽度W之间的关系进行了评价。准备了将元件形成区域的图案和浅槽隔离结构的图案布置成线空间图案状而形成的图案作为试料，在形成浅槽隔离结构(STI)之后，再利用UV拉曼分光法测量了元件形成区域的应力。结果曲线图如图15所示。
[0114]如图15所示可知，如果与元件形成区域相邻的浅槽隔离结构比某一个值的宽度还要窄，那么，浅槽隔离结构的宽度W越窄，元件形成区域的应力就会变得越小。因此，即使是大小相同的M0S晶体管，M0S晶体管的电特性也会由于与元件形成区域相邻的浅槽隔离结构的宽度不同而不同。
[0115]在上述半导体器件中，能够利用随着浅槽隔离结构的宽度变窄，形成在浅槽隔离结构4、5、6中的氧化硅膜9(下层)的湿蚀刻速率加快这一性质，减小最终形成在各种宽度的浅槽隔离结构中的元件隔离氧化膜的压缩应力的偏差。
[0116]首先，氧化硅膜的湿蚀刻速率和浅槽隔离结构的宽度之间关系如图16所示。在进行该评价的时候，本发明的发明者在惰性气体环境中的温度相对较高的和温度相对较低的条件下分别对形成在各种宽度的浅槽隔离结构中的氧化硅膜进行退火处理，之后再测量所述已实施了退火处理的氧化硅膜的湿蚀刻速率。如图16所示可知，随着浅槽隔离结构的宽度变窄，形成在所述浅槽隔离结构中的氧化硅膜的湿蚀刻速率会加快。此外，还确认到了可通过改变退火温度来调整湿蚀刻速率。
[0117]如上所述，由于形成在宽度更窄的浅槽隔离结构中的氧化硅膜9(下层)的湿蚀刻速率更快，所以残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚就比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。所述氧化硅膜9的膜厚变薄的量就是通过HDP-CVD法形成的压缩应力较高的氧化硅膜10 (上层)叠层在下层的氧化硅膜9上的厚度，最终形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力就被进一步提尚。
[0118]如图17所示，在使用上述制造方法之前和之后，应力差缩小了。即最终形成在宽度相对较窄的浅槽隔离结构中的隔离氧化膜的压缩应力和最终形成在宽度相对较宽的浅槽隔离结构中的隔离氧化膜的压缩应力的差缩小了。结果，使作用在各种宽度的浅槽隔离结构4、5、6相邻的元件隔离区域la、lb、lc的压缩应力的偏差减小，从而能够减小形成在各个元件形成区域la、lb、lc的M0S晶体管Tl、T2、Τ3的电特性的偏差。
[0119](第二实施方式)
[0120]在所述半导体器件中，以利用S0D法形成聚硅氮烷膜为例，对形成在浅槽隔离结构中的氧化硅膜(下层)进行了说明。在第二实施方式中，以通过o3-teos形成氧化硅膜为例进行说明。
[0121]在所述图1所示的工序之后，如图18所示，通过使用了 03和TE0S的混合气体的CVD法，在将浅槽隔离结构4、5、6填充起来的状态下在半导体衬底1上形成氧化硅膜11。接着，如图19所示，在900?1100°C温度条件下的惰性气体环境中进行热处理，将氧化硅膜11致密化。此外，在进行所述热处理以前，也可以在300?900°C温度条件下的水蒸气环境中进行热处理。
[0122]接下来，如图20所示，以氮化硅膜3为蚀刻阻挡膜，通过CMP法除去位于氮化硅膜3上表面以上的氧化硅膜11的部分。由此，氧化硅膜lla、llb、llc分别留在了各自所对应的浅槽隔离结构4、5、6内部。接着，如图21所示，进行使用了稀氢氟酸(稀HF)或者缓冲氢氟酸(BHF)的湿蚀刻处理对氧化硅膜11进行蚀刻。
[0123]此时，如上所述，位于各自所对应的浅槽隔离结构4、5、6内部的氧化硅膜11a、lib、11c中，氧化娃膜11c的蚀刻速率最高，氧化娃膜11a的蚀刻速率最低。因此，对位于浅槽隔离结构4、5、6内部的氧化硅膜11a、11b、11c有选择地进行蚀刻，氧化硅膜11c的上表面的位置最低，而氧化硅膜11a的上表面的位置最高。
[0124]此时，氧化硅膜11a、11b、11c的湿蚀刻量，以位于槽宽相对较宽的浅槽隔离结构4的氧化硅膜11a的高度在氮化硅膜3与氧化硅膜2的界面以上，且高于元件隔离结构完成时的元件隔离氧化膜的高度为准。具体而言即是:最好是将完成时的元件隔离膜的高度设定为至少比半导体衬底1的表面高。这样设定是为了避免在万一元件隔离膜的表面低于半导体衬底1的表面位置的情况下出现以下问题:由于栅电极包围元件形成区域的端部所引起的逆窄沟道效应(InverseNarrowChannelEffect)问题、由于栅电极材料的蚀刻残渣残留在变低的部分(陷下的部分)所引起的问题。
[0125]接下来，如图22所示，利用HDP — CVD法在半导体衬底1上形成氧化硅膜10以覆盖氧化硅膜11a、11b、11c。通过利用HDP — CVD法，氧化硅膜10的密度就会变得比氧化硅膜11a、11b、11c的密度更高。此外，也可以在形成氧化硅膜10以后再进行热处理。
[0126]接下来，如图23所示，以氮化硅膜3为蚀刻阻止膜，利用CMP法将位于氮化硅膜3的上表面以上的氧化硅膜10的部分除去，从而将半导体衬底1的表面平坦化。如上所述，在浅槽隔离结构4内部，氧化硅膜10a残留在氧化硅膜11a上；在浅槽隔离结构5内部，氧化硅膜10b残留在氧化硅膜lib上；在浅槽隔离结构6内部，氧化硅膜10c残留在氧化硅膜11c 上。
[0127]接下来，如图24所示，通过以氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，将氧化硅膜10a、10b、10c的一部分除去。此时进行的湿蚀刻，要保证位于浅槽隔离结构4内部的氧化硅膜10a无残留。
[0128]接下来，通过使用热磷酸(H3P04)进行湿蚀刻，除去氮化硅膜3，再使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，除去氧化硅膜2。接着，利用热氧化法在半导体衬底1的表面上形成将成为进行离子注入时的屏蔽膜(screen film)的氧化硅膜(图中未示出)。然后，通过利用离子注入法进行阱注入或进行用以决定晶体管的阈值电压的规定的杂质离子注入。接着，通过再次使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，除去作为屏蔽膜的氧化硅膜。
[0129]接下来，形成规定膜厚的栅极氧化膜21 (参照图26)。之后，在该栅极绝缘膜上形成规定的导电性膜(图中未示出)。如图25和图26所示，在该导电性膜上进行规定的照相制版及蚀刻以横切元件形成区域la、lb、lc的状态下形成栅电极22 ;在夹着栅电极22的元件形成区域la、lb、lc的一个区域和另一个区域，注入规定导电型的杂质离子。
[0130]如图27所示，在元件形成区域la形成了包括源极、漏极区域23a、23b和栅电极22a的MOS晶体管Tl ;如图28所示，在元件形成区域lb形成了包括源极、漏极区域24a、24b和栅电极22b的M0S晶体管T2 ;如图29所示，在元件形成区域lc形成了包括源极、漏极区域25a