施加的总应力，例如750MPa?2GPa，有效提高了器件驱动能力。
[0033]如图10所示，在整个器件上形成接触刻蚀停止层(CESL)7A以及层间介质层(ILD) 7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层7A (可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD 7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔S1CH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。
[0034]随后，如图11所示，采用CMP、回刻等工艺平坦化ILD 7B以及硬掩模层5C直至暴露假栅极堆叠5的假栅极材料层5B。随后，去除假栅极堆叠5，形成栅极沟槽7C。去除假栅极堆叠5，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者ΒΟΕ，Β0Ε为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层5B以及假栅极绝缘层5A，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的x--x’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10?15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7C。
[0035]如图12所示，在栅极沟槽7C中形成最终的栅极堆叠8。例如，采用PECVD、HDPCVD、M0CVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽中形成了栅极堆叠8。栅极堆叠8至少包括高k材料的栅极绝缘层8A以及金属基材料的栅极导电层10B。高k材料包括但不限于包括选自 Hf02、HfSi0x、HfSi0N、HfA10x、HfTa0x、HfLa0x、HfAlSi0x、HfLaSi0x 的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量X可合理调整，例如可为1?6且不限于整数)，或是包括选自Zr02、La203、LaA103、Ti02、Y203的稀土基高Κ介质材料，或是包括Α1203，以其上述材料的复合层。栅极导电层8Β则可为多晶硅、多晶锗硅、或金属，其中金属可包括 Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层10B中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中Μ为Ta、T1、Hf、Zr、Mo、W或其它元素。
[0036]之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD 7B、接触刻蚀停止层7A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、M0CVD、MBE、ALD形成金属层(未示出)，其材质例如N1、Pt、Co、T1、ff等金属以及金属合金。在250?1000摄氏度下退火1ms?lOmin,使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、T1、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层7A。
[0037]最后形成的器件结构如图12所示，包括:多个鳍片结构1F，在衬底1上沿第一方向延伸分布，多个鳍片结构1F之间存在多个浅沟槽隔离(STI)3 ;栅极堆叠结构8A/8B，跨越每个鳍片结构，沿第二方向延伸分布，栅极堆叠结构8下方的鳍片结构构成沟道区1C ;每个鳍片结构1F中，栅极堆叠结构8沿第一方向两侧存在外延生长的高应力源漏区1S/1D，其材料选择为应力大于沟道区1C的硅的材料，以向沟道区1C施加应力，从而增强器件驱动能力；其中，源漏区1S/1D还分布在鳍片结构沿第二方向的侧面，源漏区1S/1D的底部低于沟道区1C的底部。其他的器件结构和材料、参数等已经参照附图1至附图12描述在制造过程中，在此不再赘述。
[0038]依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。
[0039]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件，包括: 多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构； 栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构； 沟道区，多个鳍片结构中位于栅极堆叠结构下方； 应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分。2.如权利要求1的半导体器件，其中，应力源漏区的第二部分的底部低于沟道区的底部。3.如权利要求1的半导体器件，其中，浅沟槽隔离结构在应力源漏区侧面的部分的高度低于在沟道区侧面的部分的高度。4.如权利要求1的半导体器件，其中，应力源漏区的材质选自SiGe、S1:C、S1:H、SiSn、GeSn、SiGe:C的任意一种及其组合。5.如权利要求1的半导体器件，其中，多个鳍片结构中部和/或底部具有穿通阻挡层。6.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离； 在鳍片上形成沿第二方向延伸的假栅极堆叠结构； 在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙； 以栅极侧墙和假栅极堆叠结构为掩模，刻蚀鳍片形成源漏区沟槽； 选择性刻蚀浅沟槽隔离，减小源漏区沟槽沿第二方向的两侧的浅沟槽隔离的高度；在源漏区沟槽中、以及鳍片沿第二方向的侧面上外延生长形成应力源漏区，鳍片在应力源漏区之间的部分构成沟道区； 去除假栅极堆叠结构，形成栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。7.如权利要求6的半导体器件制造方法，其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。8.如权利要求7的半导体器件制造方法，其中，选择性刻蚀浅沟槽隔离过程中，暴露了鳍片中部的穿通阻挡层的侧面。9.如权利要求6的半导体器件制造方法，其中，减小浅沟槽隔离的高度为5?50nm。10.如权利要求6的半导体器件制造方法，其中，鳍片沿第二方向的侧面上的一部分应力源漏区的底部低于沟道区的底部。
【专利摘要】一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构；沟道区，多个鳍片结构中位于栅极堆叠结构下方；应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分。依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。
【IPC分类】H01L29/10, H01L29/06, H01L21/336
【公开号】CN105470286
【申请号】CN201410464881
【发明人】殷华湘, 秦长亮, 王桂磊, 朱慧珑
【申请人】中国科学院微电子研究所
【公开日】2016年4月6日
【申请日】2014年9月12日