半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种选择性腐蚀源漏STI形成高应变源漏外延区的FinFET及其制造方法。
【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tri—gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004]通常，一种FinFET结构以及制造方法包括:在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI);在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙两侧外延生长晶格常数相近材料形成高应力的源漏区(由于栅极侧墙、假栅极堆叠顶部等为绝缘介电质材质，无法在其上外延生长半导体材料)，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL);在晶片上沉积层间介质层(ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。
[0005]然而，上述高应力源漏区的制备工艺中，现有的方法一般是直接以假栅极堆叠和栅极侧墙为掩模，在沿第一方向的两侧鳍片上直接外延生长，这种方法工艺简单，但是受制于鳍片自身尺寸(例如沿第一方向仅5?50nm长,沿第二方向仅1?10nm宽)，外延生长的源漏区具备的应力相对较低，例如仅200MPa?lGPa，并且由于外延区底部生长质量受限于表面缺陷而较低，无法向小尺寸的沟道区提供足够的应力。
[0006]一种替代性改进方案是:选择性刻蚀栅极侧墙的沿第一方向的两侧的鳍片，在鳍片上形成下凹的源漏沟槽；随后，在源漏沟槽中外延生长高应力的源漏区。由于源漏区沿垂直方向尺寸增大，也即深度增加，其向深层沟道区提供的应力也相应较大，例如可以提升至500MPa?1..4GPa。然而，由于鳍片结构沿第二方向的宽度有限，其对于器件沿第二方向的应力控制存在局限，并且由于鳍片自身高度限制了总的体积，因而不能进一步增强沟道区的应力，器件性能提升存在瓶颈。
【发明内容】
[0007]由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高小尺寸FinFET源漏区的应力，有效提高器件沟道区载流子迁移率和驱动能力。
[0008]为此，本发明提供了一种半导体器件，包括:多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构；沟道区，多个鳍片结构中位于栅极堆叠结构下方；应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分。
[0009]其中，应力源漏区的第二部分的底部低于沟道区的底部。
[0010]其中，浅沟槽隔离结构在应力源漏区侧面的部分的高度低于在沟道区侧面的部分的高度。
[0011]其中，应力源漏区的材质选自SiGe、S1:C、S1:H、SiSn、GeSn、SiGe:C的任意一种及其组合。
[0012]其中，多个鳍片结构中部和/或底部具有穿通阻挡层。
[0013]本发明还提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙和假栅极堆叠结构为掩模，刻蚀鳍片形成源漏区沟槽；选择性刻蚀浅沟槽隔离，减小源漏区沟槽沿第二方向的两侧的浅沟槽隔离的高度；在源漏区沟槽中、以及鳍片沿第二方向的侧面上外延生长形成应力源漏区，鳍片在应力源漏区之间的部分构成沟道区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0014]其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。
[0015]其中，选择性刻蚀浅沟槽隔离过程中，暴露了鳍片中部的穿通阻挡层的侧面。
[0016]其中，减小浅沟槽隔离的高度为10?50nm。
[0017]其中，鳍片沿第二方向的侧面上的一部分应力源漏区的底部低于沟道区的底部。
[0018]依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。
【附图说明】
[0019]以下参照附图来详细说明本发明的技术方案，其中:
[0020]图1至图12为依照本发明的FinFET制造方法各步骤的示意图；以及
[0021]图13为依照本发明的FinFET器件结构透视图。
【具体实施方式】
[0022]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高源漏区应力的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0023]值得注意的是，以下各个附图中上部部分为器件沿图13中第一方向(鳍片延伸方向，源漏延伸方向，也即Y--Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X--X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即Χ1--ΧΓ轴线)获得的剖视图。
[0024]如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图13中的Y—Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。任选的，在衬底1上形成硬掩模层2，例如通过LPCVD、PECVD、溅射等工艺形成的氮化硅、氮氧化硅层2。在硬掩模层2上涂覆光刻胶并曝光显影形成光刻胶图形(未示出)，以光刻胶图形为掩模，刻蚀硬掩模层2形成硬掩模图形，并且进一步以硬掩模图形2为掩模刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。鳍片1F沿第二方向的宽度例如仅为5?50nm并优选10 ?20nm。
[0025]如图2所示，在