碳化硅半导体器件及其制造方法
【技术领域】
[0001]本发明涉及碳化硅半导体器件及其制造方法，特别涉及沟槽栅型的碳化硅半导体器件及其制造方法。
【背景技术】
[0002]在功率电子设备中，为了控制向电气马达等负载的电力供给，广泛使用了IGBT(Insulated Gate Bipolar Transistor:绝缘棚.双极型晶体管)、M0SFET(Metal OxideSemiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)等被称为绝缘栅型半导体器件的开关元件。在这样的绝缘栅型半导体器件中，存在栅电极埋入半导体层中而形成的沟槽栅型的半导体器件。另一方面，作为能够实现高耐压以及低损耗的下一代的半导体器件，使用了碳化硅(SiC)的半导体器件(以下称为“碳化硅半导体器件”)得到了瞩目，关于沟槽栅型的碳化硅半导体器件也在进行开发。
[0003]在使用了硅(Si)的沟槽栅型的半导体器件中，半导体层的雪崩电场强度比栅极绝缘膜的绝缘破坏电场强度低，所以由半导体层的雪崩电场强度决定了半导体器件的耐压。另一方面，SiC的雪崩电场强度约为Si的10倍，所以在碳化硅半导体器件中，半导体层(SiC)的雪崩电场强度和栅极绝缘膜的绝缘破坏电场强度变得等同。另外，在沟槽栅型的半导体器件中，如果对半导体器件施加电压则在沟槽下部的角部产生电场集中，所以在碳化硅半导体器件中先从沟槽角部的栅极绝缘膜发生绝缘破坏。因此，在沟槽栅型的碳化硅半导体器件中，由栅极绝缘膜的电场强度限制了耐压。
[0004]因此，在以往的沟槽栅型的碳化硅半导体器件中，提出了在η沟道型的情况下，在沟槽下部的漂移层中设置被高浓度地注入了 Ρ型杂质的保护扩散层(例如专利文献1)。另夕卜，在以往的沟槽栅型的半导体器件中，已知如专利文献2记载那样，设置多个沟槽，在各个沟槽下部设置保护扩散层。通过这样在沟槽下部设置保护扩散层，能够缓和沟槽角部的电场集中而提高耐压。
[0005]专利文献1:日本特开2001-267570号公报
[0006]专利文献2:日本特开2007-242852号公报
【发明内容】
[0007]如上所述，在沟槽下部设置保护扩散层的情况下，为了充分地缓和沟槽角部的电场集中，需要提高保护扩散层的杂质浓度，但随着提高保护扩散层的杂质浓度，在保护扩散层和漂移层的ΡΝ结部分产生的电场增大。其结果，在沟槽角部的栅极绝缘膜的破坏之前，保护扩散层由于雪崩击穿而破坏，存在半导体器件的耐压被在保护扩散层中发生雪崩击穿的电压(以下称为“雪崩电压”)限制的担心。
[0008]另外，在设置了多个沟槽、并在各个沟槽下部设置了保护扩散层的情况下，在保护扩散层中产生的电场被相邻的保护扩散层缓和。但是，关于多个保护扩散层中最外周的保护扩散层，相邻的保护扩散层仅设置于一方，所以最外周的保护扩散层中的电场变得最高。其结果，在先最外周的保护扩散层中产生雪崩击穿，存在耐压被最外周的保护扩散层中的雪崩电压限制的担心。如以上那样，在以往的沟槽栅型的碳化硅半导体器件中，存在耐压被保护扩散层的雪崩电压限制的担心。
[0009]本发明是为了解决上述那样的问题而完成的，其目的在于提供一种碳化硅半导体器件，能够缓和在沟槽下部形成的保护扩散层中的电场而提高耐压。
[0010]本发明的碳化硅半导体器件具备:第一导电类型的漂移层，形成于活性区域和作为活性区域的周围的区域的终端区域;第二导电类型的基极区域，在活性区域中形成于漂移层的上部;第一导电类型的源极区域，形成于基极区域内的上部;沟槽，在活性区域中贯通源极区域以及基极区域而形成;终端沟槽，在终端区域的漂移层中以包围沟槽的方式形成;栅极绝缘膜，形成于沟槽的底面以及侧面;栅电极，隔着栅极绝缘膜而形成于沟槽内；第二导电类型的保护扩散层，形成于沟槽的下部，第二导电类型的杂质浓度是第一杂质浓度；以及第二导电类型的终端扩散层，形成于终端沟槽的下部，第二导电类型的杂质浓度是比第一杂质浓度低的第二杂质浓度。
[0011]根据本发明的碳化硅半导体器件，在作为活性区域的周围的区域的终端区域中形成终端沟槽，在终端沟槽的下部形成终端扩散层，所以在活性区域的沟槽下部形成的保护扩散层的周围存在终端扩散层。其结果，由于从终端扩散层起的耗尽层的延展，能够缓和保护扩散层中的电场。另外，终端扩散层的第二导电类型的杂质浓度即第二杂质浓度比保护扩散层的第二导电类型的杂质浓度即第一杂质浓度低，所以在终端扩散层自身中产生的电场也比保护扩散层中的电场降低，关于终端扩散层中的雪崩击穿也被抑制。因此，缓和保护扩散层中的电场，并且关于终端扩散层中的雪崩击穿也能够抑制，所以能够提高碳化硅半导体器件的耐压。
【附图说明】
[0012]图1是本发明的实施方式1的碳化硅半导体器件的俯视图。
[0013]图2是本发明的实施方式1的碳化硅半导体器件的剖面图。
[0014]图3是本发明的实施方式1的碳化硅半导体器件的剖面图。
[0015]图4是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0016]图5是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0017]图6是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0018]图7是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0019]图8是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0020]图9是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0021]图10是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0022]图11是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0023]图12是示出本发明的实施方式1的碳化硅半导体器件的制造方法的制造工序的剖面图。
[0024]图13是本发明的实施方式1的碳化硅半导体器件的剖面图。
[0025]图14是本发明的实施方式1的碳化硅半导体器件的剖面图。
[0026]图15是本发明的实施方式2的碳化硅半导体器件的剖面图。
[0027]图16是本发明的实施方式3的碳化硅半导体器件的剖面图。
[0028](符号说明)
[0029]1:碳化硅基板;2:半导体层;2a:漂移层;3:基极区域;4:源极区域;5a:沟槽;5b:终端沟槽;6:栅极绝缘膜;7:栅电极;8:层间绝缘膜;9:源电极；10:漏电极；11:氧化硅层；12:蚀刻掩模；13:保护扩散层；14:注入掩模；15:注入掩模；16:终端扩散层；17:栅极焊盘；18:场绝缘膜;20:接触孔;30:活性区域;40:终端区域；100:碳化硅半导体器件；101:碳化硅半导体器件；102:碳化娃半导体器件；103:碳化娃半导体器件；104:碳化娃半导体器件。
【具体实施方式】
[0030]实施方式1.
[0031]首先，使用图1至图3，说明实施方式1的碳化硅半导体器件100的结构。图1是实施方式1的碳化硅半导体器件100的俯视图。在图1中，关于在半导体层2上以及沟槽内形成的栅极绝缘膜5、栅电极7、层间绝缘膜8以及源电极9，图示省略，所以在图1中示出了形成了沟槽5a以及终端沟槽5b的半导体层2。
[0032]另外，以下，“活性区域”是指，由于在半导体器件的导通(0N)状态下形成沟道而流过电流的区域，“终端区域”设为活性区域的周围的区域。另外，“杂质浓度”表示各区域中的杂质浓度的峰值。进而，以下，“外周侧”是指，在图1所示的碳化硅半导体器件100的俯视时(平面方向)从碳化硅半导体器件100内朝碳化硅半导体器件100外的方向，“内周侧”是指，相对“外周侧”相反的方向。因此，在图3中例示时，从右朝左的方向是外周侧，从左朝右的方向为内周侧。
[0033]实施方式1的碳化硅半导体器件100是沟槽栅型的M0SFET。在图1中，在碳化硅半导体器件100的半导体层2中，在活性区域30中形成沟槽5a，在终端区域40中在沟槽5a的周围形成终端沟槽5b。另外，如图1所示，在平面方向上格子状地配设了沟槽5a。另外，用沟槽5a划分出的多个分区(单元)分别作为M0SFET发挥功能。另外，在本实施方式中，单元形成为以格子状地划分出的形状来配设，但关于单元配置，也可以是梳型、交错状地配设那样的其他方式。另外，在图1中，终端沟槽5b的宽度41比格子状地配设的活性沟槽5a的一根一根的宽度31宽。以下，说明碳化硅半导体器件100的详情。
[0034]使用图2，说明活性区域30中的碳化硅半导体器件100的结构。图2是图1中的A-A剖面图，是实施方式1的碳化硅半导体器件100的活性区域30中的剖面图。
[0035]在图2中，碳化硅半导体器件100在活性区域30中具备:n型的碳化硅基板1、在碳化硅基板1的表面上形成的半导体层2、在半导体层2的上部形成的层间绝缘膜8及源电极9、和在碳化硅基板1的背面侧形成的漏电极10。半导体层2包含在碳化硅基板1上外延生长的η型的外延生长层，