半导体装置及其制造方法
【技术领域】
[0001] 本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种具有特殊叠 层结构的半导体装置及其制造方法。
【背景技术】
[0002] 存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的 储存元件中。随着存储器制造技术的进步，对于存储装置的需求也趋向较小的尺寸、较大的 存储容量。因应这种需求，是需要制造高元件密度的存储装置，而逐渐发展出三维叠层存储 器结构（3D stacked memory structure) 〇
[0003] 垂直栅极（vertical gate)结构已被广泛地运用于三维存储器叠层中。为了达到 高元件密度与更大的存储容量，垂直栅极结构的叠层层是被期望有更高的高度与更小的宽 度。然而，这样的结构容易使位线图案产生弯曲（bending),造成字线桥接（bridge)。一旦 发生字线桥接，会造成整个存储器区块无法使用。
【发明内容】
[0004] 本发明是有关于一种具有特殊叠层结构的半导体装置及其制造方法，能有效地防 止位线弯曲造成字线桥接。此外，本发明的半导体装置提供更简单的工艺与更低的制造成 本，可轻易地叠层金属栅极材料，降低存储器的负载与能量消耗，使存储器具有更好的表 现。
[0005] 根据本发明，提出一种半导体装置，包括一第一叠层结构与一第二叠层结构。第一 叠层结构与第二叠层结构沿着一第一方向排列，且沿着一第二方向延伸，第一方向垂直第 二方向。第一叠层结构包括一第一操作部以及一第一支撑部。第一支撑部沿着第二方向与 该第一操作部交错排列。第一操作部在第一方向的宽度小于第一支撑部在第一方向的宽 度。
[0006] 根据本发明，提出一种半导体结构的制造方法，包括以下步骤。交错叠层多个半导 体层与绝缘层。刻蚀半导体层与绝缘层，以形成一第一叠层结构与一第二叠层结构。第一 叠层结构与第二叠层结构沿着一第一方向排列，且沿着一第二方向延伸，第一方向垂直第 二方向。第一叠层结构包括一第一操作部以及一第一支撑部，第一支撑部沿着第二方向与 第一操作部交错排列。第一操作部在第一方向的宽度小于第一支撑部在第一方向的宽度。
[0007] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下：
【附图说明】
[0008] 图1至图5B绘示本发明的半导体装置的一制造实施例。
[0009] 图6A绘示本发明另一实施例的半导体结构的横向剖面图，图6B为图6A的结构沿 D-D'线所绘制的纵向剖面图。
[0010] 图7A至图10C绘示本发明的半导体装置的另一制造实施例。
[0011] 图11A、图11B绘示本发明其他实施例的第一叠层结构与第二叠层结构的横向剖 面图。
[0012] 图12A、图12B绘示本发明其他实施例的第一叠层结构与第二叠层结构的纵向剖 面图。
[0013] 【符号说明】
[0014] 100 :半导体装置
[0015] 11、11'、11"、51、61 :第一叠层结构
[0016] 111、111":第一操作部
[0017] 112、112'、112":第一支撑部
[0018] 12、12'、12"、52 :第二叠层结构
[0019] 121、121":第二操作部
[0020] 122、122'、122" ：第二支撑部
[0021] 20:介电结构
[0022] 201 :隧穿层
[0023] 202、204、204' ：储存层
[0024] 203、205' ：阻隔层
[0025] 205 :虚设阻隔层
[0026] 30 :栅极结构
[0027] 40 :娃化层
[0028] 4 :半导体条纹
[0029] 6 :绝缘条纹
[0030] H205UH2052 :虚设阻隔层的厚度
[0031] S1 :第一间距
[0032] S2、S2，、S2"：第二间距
[0033] Τ1、ΤΓ :第一沟槽
[0034] ΗΤΓ :第一沟槽的深度
[0035] Τ2 :第二沟槽
[0036] ΗΤ2 :第二沟槽的深度
[0037] W1、W51、W1A、W2A :第一操作部在第一方向的宽度
[0038] W2、W2'、W52 :第一支撑部在第一方向的宽度
[0039] W3 :第二操作部在第一方向的宽度
[0040] W4、W4' ：第二支撑部在第一方向的宽度
[0041] B-B，、C-C，、D-D，、E-E，、F_F，：剖面线
[0042] X、Y、Z:坐标轴
【具体实施方式】
[0043] 以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相 同或类似的部分。需注意的是，图式是已简化以利清楚说明实施例的内容，图式上的尺寸比 例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
[0044] 本发明实施例的半导体装置可包括一第一叠层结构与一第二叠层结构，第一叠层 结构与第二叠层结构是沿着一第一方向排列，且沿着一第二方向上延伸，第一方向垂直第 二方向。在一实施例中，第一叠层结构包括一第一操作部与一第一支撑部。第一操作部与 第一支撑部是沿着该第二方向交错排列。此外，第一操作部在第一方向的宽度小于第一支 撑部在该第一方向的宽度。
[0045] 图1至图5B绘示本发明的半导体装置100的一制造实施例。以下将参照本发明 实施例的制造流程一并叙述本发明实施例的半导体结构100。
[0046] 首先，交错叠层多个半导体层与绝缘层（未绘示）。接着，刻蚀半导体层与绝缘层， 以形成如图1A所示的一第一叠层结构11与一第二叠层结构12。图1A绘示第一叠层结构 11与第二叠层结构12的横向剖面（transverse section)图，图1B、图1C分别为图1A的 结构沿B-B'、C_C'线所绘制的纵向剖面（longitudinal section)图。
[0047] 如图1A~图1C所示，第一叠层结构11与第二叠层结构12沿着一第一方向（X方 向）排列。在一实施例中，第一叠层结构11与第二叠层结构12可形成于基板1上，并沿着 一第二方向（Y方向）延伸，第一方向垂直第二方向。第一叠层结构11与第二叠层结构12 可包括多个交错叠层的半导体条纹4与绝缘条纹6,半导体条纹4是通过绝缘条纹6彼此分 开。
[0048] 第一叠层结构11包括一第一操作部111以及一第一支撑部112,第一支撑部112 沿着第二方向与第一操作部111交错排列。在本实施例中，第一操作部111在第一方向的 宽度W1小于第一支撑部112在第一方向的宽度W2。要注意的是，在图1A~图1C所示的实 施例中，第一操作部111在第一方向（X方向）上具有固定的宽度（W1)，而第一支撑部112 为一椭圆形，其宽度被定义为第一支撑部112在第一方向的最大宽度（W2)，也就是椭圆形 的长轴的宽度，但本发明并未限定于此。相对地，本发明的第一操作部111以及第一支撑部 112也可为其他的形状，将于后方描述。
[0049] 由于第一支撑部112在第一方向具有较宽的宽度W2,将有助于支撑第一叠层结构 11，防止第一叠层结构11发生弯曲。此外，第一操作部111在第一方向具有较窄的宽度W1， 将有助于存储器装置的表现。
[0050] 如图所示，本发明实施例的第二叠层结构12也可包括一第二操作部121与一第二 支撑部122。第二操作部121在第一方向上相邻于第一操作部111，第二支撑部122在第一 方向上相邻于第一支撑部112。第二支撑部122沿着第二方向与第二操作部121交错排列， 且第二操作部121在第一方向的宽度W3小于第二支撑部122在第一方向（X方向）的宽度 W4〇
[0051] 类似地，第二操作部121在第一方向上具有固定的宽度（W3)，而第二支撑部122为 一椭圆形，其宽度被定义为第二支撑部122在第一方向的最大宽度（W4)，也就是椭圆形的 长轴的宽度，但本发明并未限定于此。
[0052] 如图1A所示，在第一方向上，第一操作部111与第二操作部121之间具有一第一 间距S1，第一支撑部112与第二支撑部122之间具有一第二间距S2,第二间距S2小于第一 间距S1。
[0053] 如图1B、图1C所示，在一第三方向（Z方向）上，第一操作部111与第二操作部121 之间具有一第一沟槽T1，第一支撑部112与第二支撑部122之间具有一第二沟槽T2。在本 实施例中，第三方向是垂直于第一方向与第二方向。
[0054] 接着，沉积一介电结构20于第一叠层结构11与第二叠层结构12的表面，且介电 结构20是填满第二沟槽Τ2。
[0055] 图2Α、图3Α绘示本发明实施例的半导体结构的横向剖面图，图2Β、图2C分别为图 2Α的结构沿B-B'、C-C'线所绘制的纵向剖面图。图3Β、图3C分别为图3Α的结构沿Β-Β'、 C-C'线所绘制的纵向剖面图。如图2A~图2C所示，依序沉积一隧穿层201与一储存层202 于第一叠层结构11与第二叠层结构12的表面，使位于第一支撑部112与第二支撑部122 表面的储存层202彼此直接接触。
[0056] 在本实施例中，第一支撑部112与第二支撑部122之间的第二间距S2是小于隧穿 层201与储存层202的厚度总和的两倍，因此，隧穿层201与储存层202可填满第二沟槽 T2,使位于第一支撑部112与第二支撑部122表面的储存层202彼此直接接触。
[0057] 如图3A~图3C所示，沉积一阻隔层203于第一叠层结构11与第二叠层结构12 的表面。由于第二沟槽T2已被介电结构20所填满，因此，多个第一沟槽T1彼此可通过介 电结构20所隔绝。
[0058] 在本实施例中，隧穿层201可例如为一氧化硅层（0)，储存层202可例如为一氮化 硅层（N)，阻隔层203可例如为一氧化硅层（0)。也就是说，介电结构20可为一多层结构， 例如是0N0结构。但本发明并未限定于此。在其他实施例中，介电结构20也可例如是一 0Ν0Ν0结构。
[0059] 图4Α绘示本发明实施例的半导体结构的横向剖面图，图4Β为图4Α的结构沿Β-Β' 线所绘制的纵向剖面图。如图4Α、图4Β所示，形成一栅极结构30于第一操作部111与第二 操作部112上，且栅极结构30填满第一沟槽Τ1。在一实施例中，栅极结构30包括多晶硅或 金属。选用金属作为栅极结构30能有效地减少其负载（loading)，但栅极结构30的材料的 选择仍取决于工艺与装置的稳定性。
[0060] 在此工艺步骤中，可包括将栅极材料沉积于第一叠层结构11与第二叠层结构12 上，接着，移除位于第一支撑部112与第二支撑部122上方的栅极材料，以形成如图4A、图 4B所绘示的结构。
[0061] 相较于传统的制造程