作为电容的下极板金属和互连线金属，因此在沉积金属前先进行过孔刻蚀，形成过孔图形后再进行第二栅极层116沉积和光刻。第二栅极层116需采用导电性较好的导电材料，如钼铝钼或钛铝钛的夹心结构。
[0092]电容层制作方法:在第二栅极层116之上沉积一层介电常数较高的材料作为电容介质层109(CI)，如氮化硅等，最后沉积金属层3作为电容上极板，同时作为电源的走线。
[0093]驱动电路平面走线方案(以6T1C为例):开关TFT的栅极层和初始化电压(REF)走线均由第一栅极层107构建。两个第一互连通孔105为同一道刻蚀工艺形成，其中第一互连通孔105为连接第二栅极层116和P-Si的通道，第一互连通孔114为连接第二栅极层116和a-Si的通道。驱动TFT的栅极层、互连线和数据走线均采用第二栅极层116构建，同时驱动TFT的栅极层作为电容下极板，电容上极板和电源走线采用第二互连线层115构建，为降低电源的电阻压降效应，第二互连线层115避开在过孔3后可做整面布线。
[0094]显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。
【主权项】
1.一种像素驱动电路，包括基板(100)，形成在基板(100)上的TFT层和像素存储电容(103)，其特征在于， 所述的TFT层包括第一 TFT(1l)层和第二 TFT层(102)，所述第一 TFT层(101)和第二 TFT层(102)之间设有隔离层(104)，所述隔离层(104)中设有若干贯穿所述隔离层(104)的第一互连通孔(105)，所述第一互连通孔(105)内设有导电材料使所述第一TFT(1l)层和第二TFT层(I 02)实现电气连接； 所述的像素存储电容(103)形成在所述第二 TFT层(102)远离所述隔离层(104)的一侧，并通过设置第三互连通孔(112)使像素电容(103)与第二 TFT层(102)实现电气连接。2.根据权利要求1所述的像素驱动电路，其特征在于， 所述第一TFT层(I O I)包括: 第一半导体层:设置在所述基板(100)上，包括第一源漏极(106)和第一沟道区(117); 第一栅介质层(108),设置在所述基板(100)上，覆盖所述第一半导体层； 第一栅极层(107)，设置在所述第一栅介质层(108)上； 层间介质层(104):设置在所述第一栅介质层(108)上，覆盖所述栅极层(107); 所述第二 TFT层(102)包括: 第二半导体层:设置在所述层间介质层(104)上，包括第二沟道区(118)和第二源漏极(113)； 第二栅介质层(111)，设置在所述层间介质层(104)上，覆盖所述第二半导体层； 第二栅极层(116)，设置在所述第二栅介质层(111)上； 所述第一栅介质层(108)、层间介质层(104)和第二栅介质层(111)构成所述隔离层(104)，贯穿所述隔离层(104)的第一互连通孔内设有导电材料使所述第一TFT层(101)和第二 TFT层(I 02)实现电气连接。3.根据权利要求2所述的像素驱动电路，其特征在于，所述的第二栅极层(116)上方形成有第二互连线层(115)，所述第二栅极层(116)和所述第二互连线层(115)构成为所述像素存储电容(103)的两个极板，二者之间为电容介质层(109);所述第三互连通孔(112)贯穿电容介质层(109)，并通过其内部填充的导电材料实现像素存储电容(103)和第二 TFT层(102)的电气连接。4.根据权利要求3所述的像素驱动电路，其特征在于，所述第一互连通孔(105)为两个，其中一第一互连通孔(105)与第三互连通孔(112)内填充的导电材料电气连接实现第一源漏极与所述第二互连线层(115)的电气连接;另一第一互连通孔(105)内填充的导电材料使所述第一源漏极和第二源漏极实现电气连接。5.根据权利要求4所述的像素驱动电路，其特征在于， 所述第二栅介质层(111)上设置有覆盖所述第一互连通孔(105)的第一互连线层(110)，其中一所述第一互连线层(110)分别与所述第一互连通孔(105)和所述第三互连通孔(112)内填充的金属材料电气连接； 所述第二栅介质层(111)设有贯穿所述第二栅介质层(111)的第二互连通孔(114)，另一所述第一互连线层(110)分别与所述第一互连通孔(105)和所述第二互连通孔(114)内填充的金属材料电气连接。6.根据权利要求5所述的像素驱动电路，其特征在于， 所述第一源漏极(106)和第二源漏极(113)为硼离子重掺杂的半导体层，所述第一沟道区(117)和第二沟道区为未掺杂的半导体层。7.根据权利要求6所述的像素驱动电路，其特征在于，所述第一栅极层(107)与第一沟道区(117)在基板上的投影重叠，所述第二栅极层(116)与第二沟道区(118)在基板上的投影重叠。8.—种如权利要求1-7任一项所述像素驱动电路的制备方法，其特征在于，包括下述步骤: 51、第一TFT的制备方法 511、在基板(100)上沉积多晶硅层，经图案化形成由第一源漏极(106)和第一沟道区(117)构成的半导体层； 512、在所述基板(100)上形成覆盖所述半导体层的第一栅介质层(108); 513、在所述第一栅介质层(108)上形成第一栅极层材料层，经刻蚀形成第一栅极层(107); 514、步骤S13后，对所述半导体层进行离子注入，被第一栅极层(107)覆盖的半导体层形成第一沟道区(117)，未被第一栅极层覆盖的半导体层形成第一源漏极(106); 515、在所述第一栅极层介质层(108)上形成覆盖所述第一栅极层(107)的层间介质层(104); 52、第二TFT的制备方法 521、在所述层间介质层(104)上沉积非晶硅材料层，经刻蚀形成非晶硅层； 522、在所述层间介质层(104)上沉积覆盖所述非晶硅层的第二栅介质层(111); 523、在预设位置刻蚀所述第二栅介质层(111)、层间介质层(104)和第一栅介质层(108),形成第一互连通孔(105)和第二互连通孔(114); 524、在所述第二栅介质层(111)上及第一互连通孔(105)、第二互连通孔(114)内沉积第二栅极层材料层，经刻蚀形成第二栅极层(116)和第一互联线层(110); 525、在完成步骤S24后对所述的第二半导体层进行离子注入，被第二栅极层(116)覆盖的非晶硅区域形成第二沟道区(118)，未被第二栅极层(116)覆盖的非晶硅区域形成第二源漏极(I 13); 53、像素存储电容的制备方法 在所述的第二栅极层(116)及第一互连线层(110)上沉积电容介质层(109)，并在电容介质层(109)上刻蚀形成第三互连通孔(112)，在所述电容介质层(109)的上方沉积第二互连线层(115)，所述第二互连线层(115)与电容介质层(109)、所述第二栅极层(116)构成像素存储电容。9.根据权利要求8所述的制备方法，其特征在于， 形成所述第一半导体层的材料其迀移率不低于100cm2/Vs，形成所述第二半导体层的材料其迀移率不超过50cm2/Vs ο10.根据权利要求9所述的制备方法，其特征在于， 所述第一半导体层为低温多晶硅、多晶锗硅、单晶硅或三五族化合物半导体;所述第一半导体层为多晶硅、非晶硅、金属氧化物半导体。
【专利摘要】本发明提供的一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，所述的TFT层包括第一TFT层和第二TFT层，所述第一TFT层和第二TFT层之间设有隔离层，所述隔离层中设有若干贯穿所述隔离层的第一互连通孔，所述第一互连通孔内设有导电材料使所述第一TFT层和第二TFT层实现电气连接；所述的像素存储电容形成在所述第二TFT层远离所述隔离层的一侧,并通过设置第三互连通孔使像素电容与第二TFT层实现电气连接。三层结构叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分别制备，同时可以有效减少像素电路的版图面积。
【IPC分类】H01L21/77, H01L27/12
【公开号】CN105552085
【申请号】CN201510992138
【发明人】周茂清, 段志勇, 魏朝刚
【申请人】昆山国显光电有限公司
【公开日】2016年5月4日
【申请日】2015年12月25日