一种制备集成电路的复合硬掩模图案化方法
【技术领域】
[0001] 本发明涉及制备集成电路的复合硬掩模图案形成法，例如采用超精细193nm或更 精细的光刻技术来制备磁性随机存储器（MRAM，Magnetic Random Access Memory)。
【背景技术】
[0002] 近年来，采用磁性隧道结（MTJ，Magnetic Tunnel Junction)的磁电阻效应的MRAM 被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁 磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据； 位于中间的绝缘的隧道势皇层；磁性参考层，位于隧道势皇层的另一侧，它的磁化方向不 变；三层共同形成了磁性记忆功能单元。
[0003] 为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩 (STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极 化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM (即pSTT-MRAM)，后者有更 好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化 强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越 小。因此，这种写方法可同时实现器件微型化和降低电流。
[0004] 同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面 pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极 小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还 可实现高良莠率、高精确读、高可靠写、低能耗，以及保持适于数据良好保存的温度系数。同 时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件 寿命的破坏与缩短。
[0005] 然而，制备一个小型MTJ元件可能会增加 MTJ电阻的波动，使得pSTT-MRAM的写电 压或电流也会随之有较大的波动，这样会损伤MRAM的性能。在当前的MRAM制造工艺中，重 金属（比如Ta)会沉积在MTJ的顶部，既作为MTJ刻蚀用的硬掩模，也作为顶电极的导电通 道。制备65nm或更小尺寸的MTJ单元需要193nm或更精细的光刻技术，这样就使得光刻胶 层的厚度被限制在1500A之内。但是，较薄的光刻胶层就需要配合较薄的Ta硬掩模层，以 保证在进行刻蚀图案转移过程中，光刻胶掩模消耗完之前已完全形成硬掩模图案。因此，一 方面，Ta膜层需要有足够的厚度来完成MTJ的完全刻蚀；另一方面，Ta膜层又不能太厚，太 厚的话会需要光刻胶掩模也要随之更厚以实现图案转移，并且光刻胶厚度的增加还会加大 光刻胶图案崩塌的趋势，从而导致更多的返工与更高的成本。不幸的是，薄的Ta硬掩模层 会导致电流短路的这一潜在问题，并且因为在图案转移过程中，硬掩模也会受侵蚀，从而限 制了刻蚀形成MTJ图案的可用时间。因此，在制备65nm以内的MTJ单元时，必须使用不同 于简单Ta硬掩模的其它方案。
[0006] 为了克服上述单层Ta硬掩模的缺点，美国专利8, 722, 543公开了，如图IA所示， 位于底电极（BE，Bottom Electrode) (100)之上的MTJ(110)的图案化，采用双层硬掩模，包 括第一层硬掩模Ta膜（120)，以及位于第一层之上的第二层硬掩模Si02或SiN(135)。然 而，对于193nm或更精细的光刻技术，在Ta膜（120)被完全刻蚀掉之前，光刻胶（150)与抗 反射层（ARL，Anti-Reflection Layer) (140)不足以保护Si02或SiN(135)免于被暴露出 来。如图IB所示，在Ta膜（120)掩模已完全被过刻蚀之前，Si02介电层（135)硬掩模也 几乎被刻蚀殚尽。因此，Ta膜（120)掩模很难形成清晰锐利的侧壁，导致轮廓不清的硬掩 模，从而影响下面的MTJ图案。
[0007] 另外，在DRAM半导体制造业中，一种非晶态碳膜层已被广泛用做介电质深槽刻蚀 的硬掩模，其中首先通过氧灰化刻蚀碳膜层，然后将图案化的碳膜层作为之后介电质刻蚀 的硬掩模层[见ECS Transactions，35 (4) 701-716 (2011)]，从而获得结构清晰的深槽或通 孔。
【发明内容】
[0008] 为获得高密度与产出率的1C，需要不断改善IC图案的精细度与精确度，复合硬掩 模的公开，有助于构建具有极小尺寸的1C，例如65nm以下的MRAM单元。硬掩模具有双层结 构，重金属钛（Ta)及位于其上的可灰化的碳膜（C);或为三层结构，Ta、C，以及介电质二氧 化硅（Si02)或氮化硅（SiN)，依次向上层叠。
[0009] MRAM器件的图案化，首先通过含氧气体灰化工艺，使图案从光刻胶掩模转移到邻 接的碳膜层，碳膜层位于Ta膜层之上，再通过含氟气体的刻蚀工艺，使图案转移到Ta膜层。
[0010] 另一种方案为：在碳膜层之上再加一层薄介电层，优选Si02或SiN层，作为刻蚀优 化层（EEL，Etching Enhancement Layer)，从而可进一步改善光刻胶掩模与碳膜层的刻蚀 选择比。这样的硬掩模单元（HME，Hard Mask Element)在193nm或更精细的光刻技术中是 特别需要的，在这样的光刻技术中，光刻胶掩模比较薄，在良好的硬掩模形成之前，不足以 保护Ta膜层免于被刻蚀。
[0011] 以下的详细描述在本质上仅仅是说明性的，不限于本主题的实施例，或此类实施 例的应用和使用。本文中描述的任何方案，仅是示例性的，不必理解为优于或益于其它方 案。并且，不局限于现有技术领域、背景、小结或以下详细描述中的任何明示或暗示的理论。
【附图说明】
[0012] 图IA示出了现有技术的一种双层（Ta/Si02)硬掩模，尚未进行MRAM图案化刻蚀；
[0013] 图IB示出了现有技术的一种双层（Ta/Si02)硬掩模，已完成硬掩模刻蚀；
[0014] 图2A示出了本发明的实施例一，具有Ta/C硬掩模，尚未进行MRAM图案化刻蚀；
[0015] 图2B示出了本发明的实施例一，具有碳掩模，已完成将光刻胶掩模图案转移到碳 膜层的刻蚀；
[0016] 图2C示出了本发明的实施例一，具有Ta掩模，已完成将C掩模图案转移到Ta膜 层的刻蚀；
[0017] 图2D示出了本发明的实施例一，已完成对图案化后的Ta掩模的刻蚀，形成MRAM ;
[0018] 图3A示出了本发明的实施例二，具有Ta/C/EEL硬掩模，尚未对MRAM图案化刻蚀， 其中EEL是二氧化硅（Si02)、氮化硅（SiN)、氮氧化硅（SiON)、碳化硅（SiC)中的一种或多 种；
[0019] 图3B示出了本发明的实施例二，具有EEL掩模，已完成将光刻胶掩模图案转移到 EEL层的刻蚀；
[0020] 图3C示出了本发明的实施例二，具有碳掩模，已完成将EEL掩模图案转移到碳膜 层的刻蚀；
[0021] 图3D示出了本发明的实施例二，具有Ta掩模，已完成将C掩模图案转移到Ta膜 层的刻蚀；
[0022] 图3E示出了本发明的实施例二，已完成对图案化后的Ta掩模的刻蚀，形成MRAM ;
[0023] 图4示出了本发明的实施例三，具有三层光阻ARL/IPML/PRL，以及双层硬掩模Ta/ C，尚未对MRAM图案化刻蚀；
[0024] 图5示出了本发明的实施例四，具有双层光阻ARL/PRL，以及三层硬掩模单元Ta/ C/EEL，尚未进行MRAM图案化刻蚀。
【具体实施方式】
[0025] -种制备集成电路（IC，Integrated Circuit)的方法，包括但不只限于制备磁性 随机存储器（MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优 选工艺顺序或流程制备得到的