半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，尤其涉及有效应用于具有配置于SOI衬底上的M0S、SRAM的半导体器件的技术。
【背景技术】
[0002]SRAM (Static Random Access Memory:静态随机存取存储器)为半导体存储器的一种，使用触发器(flip-flop)来存储数据。例如，在SRAM中，在由四个晶体管构成的两个交叉连接的CMOS反相器(inverter)中存储数据(“I”或者“O”)。另外，为了读取和写入存取而需要两个晶体管，因此在典型的SRAM中，存储单元(memory cell)由六个晶体管构成。CMOS 是互补型(Complementary)MOS(Metal Oxide Semiconductor:金属氧化物半导体)的简称。
[0003]例如，在以下专利文献I (日本特开平11-39879号公报)中公开了以下技术:设置使SRAM部的衬底电位选择性地变更的电路元件，使用该电路元件来改变SRAM部的MOSFET的阈值电压。而且，公开了以下技术:在写入时和读取时变更阈值电压，一边维持SRAM部的高速动作一边作为整体抑制消耗电力。
[0004]另外，在以下专利文献2(日本特开2011-90782号公报)中公开了以下技术:使用SOI (Silicon On Insulator:绝缘娃)晶体管构成静态型的存储单元，通过适当地控制各晶体管的隐埋氧化膜(B0X:Buried OXide)层下侧的阱层的电位来使各晶体管的电流变化，提高SRAM的性能。
[0005]而且，在专利文献2的实施例3中公开了以下技术:在从存储单元内的左侧的位线BLT至VSS为止串联地连接的nMOS以及从存储单元内的右侧的位线BLB至VSS为止串联地连接的nMOS中设为分别独立的阱节点(well node) VBNl和VBN2。另外，在实施例4中公开了在实施例3的基础上进一步地存储单元内的左右pMOS的阱节点的控制也分别独立地分割的结构。
[0006]在先技术文献
[0007]专利文献
[0008]专利文献1:日本特开平11-39879号公报
[0009]专利文献2:日本特开2011-90782号公报
【发明内容】
[0010]在专利文献2中，如图3?图7所示，晶体管形成于SOI层15，在SOI层15之下经由隐埋氧化膜(BOX)层6而配置有阱4。而且，SOI层、隐埋氧化膜层6以及阱4由元件分离层7、13包围，SOI层15和阱4通过元件分离层7、13与相邻的晶体管分离。也就是说，需要形成比阱4深的元件分离层7、13。
[0011]例如通过在半导体衬底的表面形成深槽并在该深槽内埋入氧化硅膜等绝缘膜来形成元件分离层7、13。根据本申请的发明人的研究，在俯视观察下，以窄宽度形成深槽以及在窄宽度的深槽内埋入绝缘膜非常困难，根据绝缘性的观点，难以提供可靠性高的元件分离层7、13。也就是说，弄清了存在具有由深槽构成的元件分离层7、13的SRAM的可靠性降低这种问题。
[0012]本发明的目的在于，提供一种可靠性高的半导体器件。特别是，在具有SRAM存储单元的半导体器件中，谋求其可靠性的提高。
[0013]本发明的上述目的和其他目的以及新特征根据本申请的说明书的记载和附图会变得更清楚。
[0014]根据一实施方式，在具有SRAM存储单元的半导体器件中，在两个负载晶体管(Lol、Lo2)和两个驱动晶体管(Drl、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(LPW、LNW、RNW、RPW)，对负载晶体管(Lol、Lo2)和驱动晶体管(Drl、Dr2)的阈值电压进行控制。而且，设置于两个负载晶体管(Lol、Lo2)下部的两个η型半导体区域(LNW、RNW)之间通过P型半导体区域DPW而电分离。
[0015]发明的效果
[0016]根据一实施方式，在具有SRAM存储单元的半导体器件中能够提高其可靠性。
【附图说明】
[0017]图1是表示本实施方式的SRAM的存储单元的等效电路图。
[0018]图2是本实施方式的构成SRAM的存储单元的驱动晶体管(Drl)和存取晶体管(Accl)的示意性剖视图。
[0019]图3是本实施方式的构成SRAM的存储单元的负载晶体管(Lol)的示意性剖视图。
[0020]图4是表示本实施方式的PMOS或者NMOS的背栅的阱电位与阈值电压(Vth)的关系的图。
[0021]图5是表示本实施方式的SRAM的存储单元区域的结构的俯视图。
[0022]图6是沿图5的A-A的剖视图。
[0023]图7是表示本实施方式的SRAM的存储阵列和供电区域的主要部分俯视图。
[0024]图8是表示本实施方式的SRAM的存储阵列的概念的俯视图。
[0025]图9是表示本实施方式的SRAM的存储单元的写入动作时的阱供电线的电位的表。
[0026]图10是表示本实施方式的SRAM的存储单元的写入时的蝶形曲线的图。
[0027]图11是表示本实施方式的SRAM的存储单元的写入时的蝶形曲线的图。
[0028]图12是用于说明本实施方式的SRAM的存储单元的效果的图。
[0029]图13是用于说明本实施方式的SRAM的存储单元的效果的图。附图标记说明
[0030]Drl、Dr2:驱动晶体管
[0031]Lol、Lo2:负载晶体管
[0032]LPW、LNW、DPW、RNW、RPW:半导体区域
[0033]MC:存储单元
【具体实施方式】
[0034]在以下实施方式中，方便起见，在有需要时分割为多个部分或者实施方式而进行说明，但是除了特别明示的情况以外，这些部分或实施方式并非相互无关，而是一个为另一个的一部分或者全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下实施方式中，在提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况和原理上明显地限定为特定的数的情况等以外，并不限定于其特定的数，也可以为特定的数以上或者以下。
[0035]并且，在以下实施方式中，其构成要素(也包含要素步骤等)除了特别明示的情况和原理上明显地认为是必须的情况等以外，不一定必须需要。同样地，在以下实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上明显地认为并非如此的情况等以外，实质上包含近似或者类似其形状等的构成要素等。这关于上述数等(包含个数、数值、量、范围等)也是相同的。
[0036]以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同或者相关联的附图标记，并省略其重复说明。另外，在存在多个类似的部件(部位)的情况下，有时对总称的附图标记追加记号而表示单独或者特定的部位。另外，在以下实施方式中，除了特别需要时以外，原则上不重复说明相同或者同样的部分。
[0037]另外，在实施方式中使用的附图中，为了使附图容易理解，有时即使是剖视图也省略阴影线。另外，为了使附图容易理解，有时即使是俯视图也标注阴影线。
[0038]另外，在剖视图和俯视图中，各部位的大小并不与实际器件对应，为了使附图容易理解，有时使特定的部位表示得相对大。另外，即使在俯视图与剖视图对应的情况下，有时也改变各部位的大小而表示。
[0039](实施方式)
[0040]本实施方式的半导体器件(半导体集成电路装置、半导体存储装置)具有SRAM的存储器区域。存储器区域具有SRAM的存储单元配置成矩阵状的存储阵列MA以及对阱区域施加期望的电位的供电区域(供电部)PF。
[0041][电路结构]
[0042]首先，说明本实施方式的半导体器件(半导体集成电路装置、半导体存储装置)的SRAM的存储单元的电路结构。图1是表示本实施方式的SRAM的存储单元MC的等效电路图。如图所示，存储单元MC配置于一对位线(bit line)(位线BLT、位线BLB)与字线(wordline)WL的交叉部。位线(BLT、BLB)和字线WL沿相互正交的方向延伸。该存储单元MC具有一对负载晶体管(load transistor)(负载M0S、负载用晶体管、负载用MISFET)Lol、Lo2、一对存取晶体管(access transistor)(存取M0S、存取用晶体管、存取MISFET、传送用晶体管)Accl、Acc2和一对驱动晶体管(driver transistor)(驱动M0S、驱动用晶体管、驱动用MISFET)Dr1、Dr2。
[0043]构成上述存储单元的上述六个晶体管中，负载晶体管(Lol、Lo2)为p型(p沟道型)的晶体管(PM0S、p沟道型晶体管)，存取晶体管(ACC1、ACC2)和驱动晶体管(Drl、Dr2)为η型(η沟道型)的晶体管(NM0S、η沟道型晶体管)。
[0044]此外，MISFET是MetalInsulator Semiconductor Field Effect Transistor(场效应晶体管)的简称，有时也称为M0S。另外，以下，有时将上述负载晶体管、存取晶体管以及驱动晶体管简称为“晶体管”。另外，有时仅用各晶体管的附图标记(Lo1、Lo2、Acc1、Acc2、DrU Dr2)来表示各晶体管。
[0045]构成上述存储单元的上述六个晶体管中，负载晶体管Lol和存取晶体管Accl构成CMOS反相器(有时