半导体器件的制作方法
【专利摘要】本发明的目的在于提高半导体器件的信号传输特性。搭载有半导体芯片的布线基板的多根布线(16)具有构成传输差动信号的差动对的布线(16SG1)及布线(16SG2)。另外，布线(16SG1)及布线(16SG2)分别具有以分隔距离(SP1)相互并行的部分(PT1)、与部分(PT1)设于相同布线层且以分隔距离(SP2)相互并行的部分(PT2)、和设于部分(PT1)与部分(PT2)之间且向相互的分隔距离变得比分隔距离(SP1)及分隔距离(SP2)大的方向迂回而设置的部分(PT3)。
【专利说明】
半导体器件
技术领域
[0001]本发明涉及半导体器件，例如，涉及适用于在布线基板上搭载有半导体芯片的半导体器件的有效技术。
【背景技术】
[0002]在日本特开2006-237385号公报(专利文献I)中，记载了在搭载有半导体芯片的布线基板上形成有用于传输差动信号的布线的半导体器件。
[0003]另外，在日本特开2008-153288号公报(专利文献2)中，记载了以各自并行且蜿蜒的方式形成有差动信号传输用的布线对的半导体器件。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献I:日本特开2006-237385号公报
[0007]专利文献2:日本特开2008-153288号公报
【发明内容】
[0008]作为高速传输信号的技术，具有例如像PC1-Express和USB等通信方式那样使用构成差动对的两根信号线来传输差动信号的技术。
[0009]但是，在例如从半导体器件的外部将高速的差动信号传输至搭载于布线基板上的半导体芯片的情况下，与传输低速的差动信号的情况相比，信号传输特性上的课题变得显著，因此需要考虑(调整)了构成差动对的两条布线各自的阻抗的对策
[0010]其他课题及新特征可从本说明书的记述及附图得以明确。
[0011]—个实施方式的半导体器件包含:布线基板、搭载在上述布线基板上的半导体芯片、及将上述半导体芯片与上述布线基板分别电连接的多个导电性部件。另外，上述布线基板具有将上述多个导电性部件与多个外部端子电连接的多根布线。另外，上述多根布线具有构成传输差动信号的差动对的第I布线及第2布线。另外，上述第I布线及上述第2布线分别具有:以第I分隔距离相互并行的第I部分、与上述第I部分设于相同布线层且以第2分隔距离相互并行的第2部分、以及设在上述第I部分与上述第2部分之间、且向相互的分隔距离变得比上述第I分隔距离及上述第2分隔距离大的方向迂回而设置的第3部分。
[0012]发明效果
[0013]根据上述一个实施方式，能够提高半导体器件的信号传输特性。
【附图说明】
[0014]图1是一个实施方式的半导体器件的俯视图。
[0015]图2是图1所示的半导体器件的仰视图。
[0016]图3是将图1所示的封装体透视而示出内部构造的透视俯视图。
[0017]图4是沿着图3的A-A线的剖视图。
[0018]图5是图3的B部分的放大俯视图。
[0019]图6是图5所示的信号传输路径的电路图。
[0020]图7是表示图6所示的各部件的阻抗的值的例子的说明图。
[0021]图8是将图5所示的差动信号传输用的布线中的迂回的部分的周边放大而示出的放大俯视图。
[0022]图9是表示使用图1?图8说明的半导体器件的制造工序的概要的说明图。
[0023]图10是将作为针对图8的变形例的半导体器件中的差动信号的传输路径的一部分放大而示出的放大俯视图。
[0024]图11是图1O所示的信号传输路径的电路图。
[0025]图12是表示图11所示的各部件的阻抗的值的例子的说明图。
[0026]图13是作为针对图5的变形例的半导体器件的信号传输路径周边的放大俯视图。
[0027]图14是将图13所示的差动信号传输用的布线中的迂回的部分的周边放大而示出的放大俯视图。
[0028]图15是图13所示的信号传输路径的电路图。
[0029]图16是表示图15所示的各部件的阻抗的值的例子的说明图。
[0030]图17是表示作为针对图5的其他变形例的半导体器件的信号传输路径周边的放大俯视图。
[0031]图18是将作为针对图8的其他变形例的半导体器件中的差动信号的传输路径的一部分放大而示出的放大俯视图。
[0032]图19是作为针对图5的其他变形例的半导体器件的信号传输路径周边的放大俯视图。
[0033]图20是作为针对图4的变形例的半导体器件的剖视图。
[0034]图21是图20所示的半导体器件的信号传输路径周边的放大俯视图。
[0035 ]图22是图21所示的信号传输路径的电路图。
[0036]图23是表示图22所示的各部件的阻抗的值的例子的说明图。
[0037]图24是表示作为与图5对应的研究例的半导体器件的布线构造例的放大俯视图。
[0038]图25是示意地表示在图24所示的半导体器件中发生信号反射的部位的说明图。
[0039 ]图26是图25所示的信号传输路径的电路图。
[0040]图27是表示图26所示的各部件的阻抗的值的例子的说明图。
[0041 ]附图标记说明
[0042]10:布线基板(封装基板)，1b:下表面(背面、安装面)，1s:侧面，1t:上表面(表面、芯片搭载面)，11:焊锡球(外部端子、电极、外部电极)，12:接合区(外部端子、电极、外部电极)，13:绝缘膜(阻焊膜)，14、14561、14562:接合焊盘(端子、内部端子、电极、接合引线、接合指)，15:绝缘膜(阻焊膜)，16、16SG1、16SG2、16VS1、16VS2:布线，16T:通孔布线，16V:过孔布线，17:绝缘层，20:半导体芯片，20b:背面(主面、下表面)，20s:侧面，20t:表面(主面、上表面)，21、21361、21362:焊盘(电极、芯片电极)，30、30361、30362:导线(导电性部件)，31:凸点电极(导电性部件、突起电极、柱状电极)，40:封装体，50:粘结材料，MP1:导体图案(过孔接合区、虚拟图案)，PKG1、PKG2、PKG3、PKG4、PKG5、PKG6、PKG7、PKGh I:半导体器件，?11、？了2、？了4:部分(并行部)，？了3、？了5:部分(迂回部)，1^^1、1^^2、1^^3:反射信号，3161、3162:输入信号，3?1、3?2、3?3、3卩12:分隔距离，￥1^1:假想线，20、21、22、23、24、25、221、222、Z23、Z24、Z25、ZS:阻抗
【具体实施方式】
[0043](本申请中的记载形式、基本用语、用法的说明)
[0044]在本申请中，关于实施方式的记载，根据需要，为了便于说明而分为多个部分等进行记载，但除了特别明示不是这样的情况以外，这些部分不是相互之间独立分开的，不论记载的前后位置怎样，单一的例子的各部分中一方是另一方的部分详细说明或一部分或全部的变形例等。另外，作为原则，省略同样部分的重复说明。另外，关于实施方式中的各结构要素，除了特别明示不是这样的情况、理论上不限定于该数的情况及从文脉明确不是这样的情况除外，则不是必须的。
[0045]同样地在实施方式等的记载，关于材料、组成等，即使提到“由A构成B”等，除了特别明示不是这样的情况及从文脉明确不是这样的情况以外，则不排除包含A以外的要素。例如，若提到成分，是表示“作为主要成分而含有A的X”等的意思。例如，即使提到“娃材料”等，也不限定于纯硅，当然包含SiGe(硅锗)合金或其他以硅为主要成分的多元合金、包含其他添加物等的材料。另外，即使提到镀金、Cu层、镀镍等，除了表示不是这样、特别明示不是这样的情况以外，不仅包含纯镀层材料，也包含以金、Cu、镍等为主要成分的材料。
[0046]而且，在提到特定的数值、数量时，除了特别明示不是这样的情况、理论上不限定于该数的情况及从文脉明确不是这样的情况以外，可以是超过该特定数值的数值，也可以是小于该特定数值的数值。
[0047]另外，在实施方式的各图中，同一或同样的部分以同一或类似的记号或附图标记来表示，作为原则不重复进行说明。
[0048]另外，在附图中，在繁琐的情况或与空隙明确区别的情况下，存在即使是截面反而也会省略阴影线等的情况。与此关联地，在从说明等可以明确的情况等下，存在即使是平面上封闭的孔也会省略背景的轮廓线的情况。而且，存在即使不是截面，但为了明示不是空隙、或者为了明示某区域的边界，而也赋予阴影线或点图案的情况。
[0049]《半导体器件的概要》
[0050]首先，使用图1?图4说明本实施方式的半导体器件的概要结构。图1是本实施方式的半导体器件的俯视图，图2是图1所示的半导体器件的仰视图。另外，图3是将图1所示的封装体透视而示出内部构造的透视俯视图。另外，图4是沿着图3的A-A线的剖视图。此外，在图3中，以双点划线示出封装体40的轮廓。
[0051]本实施方式的半导体器件PKGl具有布线基板(封装基板)10、搭载在布线基板10上的半导体芯片20(参照图3、图4)、将半导体芯片20与布线基板10电连接的多根导线30(参照图3、图4)、及将多根导线30封固的封装体40。
[0052]半导体器件PKGl所具有的布线基板10是在半导体器件PKGl与未图示的安装基板之间具有供给电信号和/或电位的传输路径的基板。如图4所示，布线基板10具有供半导体芯片20搭载的作为芯片搭载面的上表面(表面、芯片搭载面)10t及位于上表面1t的相反侧的下表面(背面、安装面)10b。另外，在本实施方式的例子中，布线基板10在俯视观察时呈四边形，具有四个侧面I Os (参照图3、图4)。
[0053]另外，如图2所示，半导体器件PKGl具有设于布线基板10的下表面1b的多个焊锡球(外部端子、电极、外部电极)11。多个焊锡球11以行列状(阵列状、矩阵状)配置。多个焊锡球11分别与接合区(land)(外部端子、电极、外部电极)12(参照图4)连接。
[0054]更详细地说，如图4所示，布线基板10的下表面1b被绝缘膜(阻焊膜)13覆盖。另外，在绝缘膜13上形成有多个开口部，在多个开口部各自中，接合区12的至少一部分从绝缘膜13露出。而且，在接合区12中的从绝缘膜13露出的部分上连接有焊锡球11。
[0055]将半导体器件PKGl那样在安装面侧以行列状配置有多个外部端子(焊锡球11、接合区12)的半导体器件称作面阵(area array)型的半导体器件。面阵型的半导体器件PKGl由于能够将布线基板10的安装面(下表面1b)侧作为外部端子的配置空间而有效利用，所以即使增大外部端子数量也能够抑制半导体器件PKGl的安装面积的增大，在该方面是优选的。也就是说，能够节省空间地安装随着高功能化、高集成化而外部端子数量增大的半导体器件PKG I。
[0056]另外，如图3所示，布线基板10具有形成在上表面1t上的多个接合焊盘(端子、内部端子、电极、接合引线、接合指(bonding finger) )14。多个接合焊盘14是用于将布线基板10与半导体芯片20电连接的端子。在图3所示的例子中，多个接合焊盘14设在半导体芯片20的周围，经由多根导线30与半导体芯片20电连接。
[0057]在图4所示的例子中，布线基板10的上表面1t被绝缘膜(阻焊膜)15覆盖。另外，在绝缘膜15上形成有开口部，在开口部中，接合焊盘14的至少一部分从绝缘膜15露出。而且，在接合焊盘14中的从绝缘膜15露出的部分上，连接有导线30的一个端部。
[0058]另外，如图4所示，布线基板10具有将上表面1t侧的多个端子(接合焊盘14)与下表面1b侧的多个端子(接合区12)电连接的多个布线层(在图4所示的例子中为4层)。设在各布线层上的多根布线16被对多根布线16之间及相邻的布线层之间进行绝缘的绝缘层17覆盖。在图4所示的例子中，布线基板10具有层叠而成的多个绝缘层17，正中的绝缘层17是例如在玻璃纤维等纤维材料中含浸环氧树脂等树脂材料而成的芯层(芯材)。另外，分别形成在芯层的上表面及下表面上的绝缘层17通过例如层积(built-up)方法而形成。但是，作为针对图4的变形例，也可以使用不具有成为芯层的绝缘层17的、即所谓的无芯(core-less)基板。
[0059]此外，在布线基板10所具有的多个布线层中的最上层的布线层(最上表面1t侧的布线层)设置的布线16与接合焊盘14 一体地形成。换言之，能够认为接合焊盘14为布线16的一部分。另外，在区分接合焊盘14和布线16而考虑的情况下，在布线基板10的上表面1t中，能够将从绝缘膜15露出的部分定义为接合焊盘14，将被绝缘膜15覆盖的部分定义为布线16。另外，在布线基板10所具有的多个布线层中的最下层的布线层(最下表面1b侧的布线层)设置的布线16与接合区12—体地形成。换言之，能够认为接合区12为布线16的一部分。另外，在区分接合区12和布线16而考虑的情况下，在布线基板10的下表面1b中，能够将从绝缘膜13露出的部分定义为接合区12，将被绝缘膜13覆盖的部分定义为布线16。
[0060]另外，布线基板10具有设在各布线层之间、并将层叠的布线层沿厚度方向连接的作为层间导电路的过孔(via)布线16V。另外，在图4所示的例子中，布线基板10具有成为芯材的绝缘层17。因此，布线基板10具有将芯材沿厚度方向贯穿的多根通孔布线16T，多个接合焊盘14和多个接合区12经由多根通孔布线16T而电连接。
[0061]像这样布线基板10构成在半导体器件PKGl的作为外部连接端子的多个焊锡球11与半导体芯片20之间传输电信号和/或电位的路径的一部分。此外，作为针对图4的变形例，也存在使接合区12自身作为外部连接端子而发挥功能的情况。该情况下，在接合区12上没有连接焊锡球11，而是多个接合区12分别在布线基板10的下表面1b上从绝缘膜13露出。另夕卜，作为针对图3的其他变形例，也存在取代球形状的焊锡球11而连接薄的焊锡膜、并使该焊锡膜作为外部连接端子而发挥功能的情况。
[0062]另外，如图3及图4所示，在布线基板10的上表面1t上搭载有半导体芯片20。如图4所示，半导体芯片20具有表面(主面、上表面)20t、与表面20t为相反侧的背面(主面、下表面)20b及位于表面20t与背面20b之间的侧面20s。另外，半导体芯片20如图3所示在俯视观察下呈四边形的外形形状。
[0063]另外，如图3及图4所示，半导体芯片20具有多个焊盘(电极、芯片电极)21。焊盘21是半导体芯片的外部端子，从覆盖半导体芯片20的表面20t的绝缘膜露出。另外，在图3所示的例子中，多个焊盘21沿着半导体芯片20的表面20t的各边分别设在表面20t的周缘部侧。
[0064]另外，在半导体芯片20的主面(半导体元件形成面)上，分别形成有二极管和/或三极管等多个半导体元件(电路元件)，经由形成在半导体元件上的未图示的布线(布线层)而与多个焊盘21分别电连接。像这样半导体芯片20通过形成在主面上的多个半导体元件和将这些多个半导体元件电连接的布线而构成集成电路。
[0065]此外，持有作为半导体芯片20的半导体元件形成面的主面的基材(半导体基板)由例如硅(Si)构成。另外，多个焊盘21分别由金属构成，在本实施方式中，由例如铝(Al)构成。
[0066]另外，在图3及图4所示的例子中，半导体芯片20通过在使背面20b与布线基板10的上表面1t相对的状态下搭载到布线基板10的上表面1t上的、所谓面朝上(face-up)安装方式而搭载在布线基板10上。半导体芯片20经由粘结材料50(参照图4)而固定在芯片搭载区域的上表面1t上。粘结材料50只要能够将半导体芯片20固定到布线基板10的上表面10t，则没有特别限定，但在本实施方式中，使用例如环氧类的热固化性树脂。
[0067]另外，如图3及图4所示，半导体芯片20经由多根导线30而分别与布线基板10电连接。详细地说，导线30的一个端部与在半导体芯片20的表面20t上露出的焊盘21连接。另外，导线30的另一个端部与布线基板10的接合焊盘14连接。导线30由例如金(Au)或铜(Cu)等金属构成。
[0068]另外，如图4所示，半导体芯片20、多根导线30及多个接合焊盘14被封装体40封固。另外，封装体40形成在布线基板10的上表面1t上。在图1及图4所示的例子中，封装体40以布线基板10的上表面1t中的周缘部从封装体40露出的方式形成。但是，作为针对图1及图4的变形例，也可以以覆盖布线基板10的上表面1t整体的方式形成封装体40。
[0069]《布线基板的布线构造的详情》
[0070]接下来，说明图1?图4所示的布线基板10的布线构造的详情。在本部分中，在说明布线基板10的详细构造之前，在使用【附图说明】了本申请发明人所发现的课题后，再说明本实施方式的布线基板10的详细构造。
[0071]图5是图3的B部分的放大俯视图。另外，图6是图5所示的信号传输路径的电路图。另外，图7是表示图6所示的各部件的阻抗的值的例子的说明图。另外，图8是将图5所示的差动信号传输用的布线中的迂回的部分的周边放大而示出的放大俯视图。另外，图24是表示作为与图5对应的研究例的半导体器件的布线构造例的放大俯视图。另外，图25是示意地表示在图24所示的半导体器件中发生信号反射的部位的说明图。另外，图26是图25所示的信号传输路径的电路图。另外，图27是表示图26所示的各部件的阻抗的值的例子的说明图。
[0072]此外，在图7中，由于图6所示的各部件的阻抗中的至阻抗Z2的各部分与图27相同，所以省略了图示。另外，在图8中，为了易于判断地表示部分PT1、部分PT2及部分PT3的边界，对部分PT3赋予花纹而表示。
[0073]本实施方式的半导体器件PKGl具有像PC1-Express和USB等通信方式那样，使用构成差动对的两根信号线来传输差动信号的信号传输路径。对于差动信号的传输速度具有各种变形例，但本实施方式的半导体器件PKGl具有以例如8Gbps(每秒8千兆位)左右的传输速度传输差动信号的信号传输路径。
[0074]关于差动传输方式，一般具有在构成差动对的两根信号线中分别流动极性相互相反的信号电流、并将信号线间的电位差作为信号来检测的方式。因此，构成差动对的两根布线设为以一定的分隔距离并行。例如图24所示的半导体器件PKGhl所具有的多条布线16中的布线16SG1和布线16SG2设为以分隔距离SPl并行。像这样通过将差动对的分隔距离整理为一定值，能够抑制在差动信号的传输路径中产生差动阻抗的不连续点。
[0075]但是，难以在信号传输路径的全部部分中避免阻抗不连续点的产生。例如如图25示意地所示，考虑到从焊锡球11侧朝向半导体芯片20传输输入信号SIGl的情况。在图25所示的信号传输路径中的至连接有导线30的部分，构成差动对的布线以并行方式设置，由此，如图27所示，能够抑制阻抗不连续点的产生。但是，在将半导体芯片20与布线基板10电连接的部分中，布线构造大幅变化，所以难以调整阻抗值，如图27所示，容易产生阻抗不连续点。而且，在阻抗不连续点，如图25及图26示意地所示，发生信号反射，输入信号SIGl的一部分作为反射信号RTNl而朝向作为输入端子的焊锡球11的方向反射。因此，到达半导体芯片20的输入信号SIG2与输入信号SIGl相比减小。也就是说，由于产生阻抗不连续点，所以信号传输路径的反射损耗(return loss)特性降低。
[0076]尤其是，在将半导体芯片20与布线基板10经由导线30而电连接的情况下，如图27所示，导线30的部分与其他部分相比阻抗值变大。导线30由于为细的线形金属部件，所以截面积(线径)小(例如，小于布线16SG1、16SG2的截面积)的传输路径延伸得较长。其被认为是在导线30的部分阻抗变大的原因之一。另外，如图3所示，在接合焊盘14与半导体芯片20的焊盘21的配置间距不同的情况下，难以使相邻的导线30并行。因此，在导线30的部分差动阻抗的值容易变化。在图27所示的例子中，导线30部分的阻抗Z4与接合焊盘14部分的阻抗Z3之差大于其他部分的阻抗之差。像这样，在存在阻抗值大幅变化的阻抗不连续点的情况下，信号的反射量变大，因此反射损耗的程度变大。
[0077]因此，本申请发明人对抑制信号反射来改善信号传输路径的反射损耗特性的技术进行了研究。其结果为，判明了通过在阻抗差大幅变化的阻抗不连续点与输入部分之间设置阻抗值大的部分，能够降低作为信号传输路径整体的信号反射量。以下，使用图5?图8详细地进行说明。
[0078]如图5所示，本实施方式的半导体器件PKGl的半导体芯片20所具有的多个焊盘21具有焊盘21SG1和位于与焊盘21SG1相邻的位置的焊盘21SG2。焊盘21SG1及焊盘21SG2构成传输差动信号的差动对。另外，多个接合焊盘14具有经由多根导线30中的导线30SG1而与焊盘21SG1电连接的接合焊盘14SG1、经由导线30SG2而与焊盘21SG2电连接且位于与接合焊盘14SG1相邻的位置的接合焊盘14SG2。
[0079]另外，如图5及图8所示，多根布线16具有与接合焊盘14SG1相连的布线16SG1和与接合焊盘14SG2相连的布线16SG2。在俯视观察下，布线16SG1及布线16SG2分别具有以第I分隔距离SPl相互并行的部分(并行部)PTl。另外，布线16SG1及布线16SG2分别具有与部分PTl设于相同布线层、且以分隔距离SP2相互并行的部分(并行部)PT2。另外，布线16SG1及布线16SG2分别具有设在部分PTl与部分PT2之间、且向相互的分隔距离变得比分隔距离SPl及分隔距离SP2大的方向迂回而设置的部分(迂回部)PT3。
[0080]在图8所示的布线构造的情况下，若着眼于信号传输路径的差动阻抗的值，则成为图6及图7所例示那样的状态。即，在构成差动对的布线的中途，设置相互的分隔距离变大的部分PT3，由此，在部分PT3处，差动阻抗的值变大。例如，在图7所示的例子中，部分PT3的阻抗Z22大于部分PTl的阻抗Z21和部分PT2的阻抗Z23。另外，部分PT3的阻抗Z22小于导线30的阻抗Z4。
[0081]在图5?图8所示的布线构造的信号传输路径中输入有信号的情况下，如图6示意所示产生信号的反射。首先，从焊锡球11侧传输来的输入信号SIGl在到达部分PT3之前，没有产生特别明显的反射而传输。但是，由于部分PT2与部分PT3的边界是阻抗Z22的值大幅变化的阻抗不连续点，所以输入信号SIGl的一部分作为反射信号RTNl而朝向作为输入端子的焊锡球11的方向反射。但是，由于阻抗Z22的值小于导线30的阻抗Z4的值，所以反射信号RTNl的反射量小于图26所示的反射信号RTNl。
[0082]接着，导线30与接合焊盘14的边界成为阻抗Z4的值大幅变化的阻抗不连续点。因此，输入信号SIGl的一部分作为反射信号RTN2而朝向作为输入端子的焊锡球11的方向反射。
[0083]但是，在本实施方式的情况下，在反射信号RTN2的行进方向上，部分PTl与部分PT3的边界成为阻抗不连续点。因此，反射信号RTN2的一部分作为反射信号RTN3而朝向半导体芯片20的方向反射。向半导体芯片20的方向再次反射的反射信号RTN3向与输入信号SIGl相同的方向前进，因此，输入到半导体芯片20的输入信号SIG2的值大于图26所示的输入信号SIG2的值。也就是说，在本实施方式中，通过将反射信号RTN2在部分PT3处再次反射，降低了作为信号传输路径整体的反射损耗的量。换言之，根据本实施方式，能够改善信号传输路径的反射损耗特性。再换言之，在本实施方式中，通过在阻抗值的差大的阻抗不连续点与输入端子之间设置其他的阻抗不连续点，表观上消除了信号的反射。
[0084]像这样，根据本实施方式，通过在差动信号的传输路径上有意地设置阻抗不连续点，能够改善反射损耗特性。因此，能够提高半导体器件的信号传输特性。
[0085]另外，在图5?图8所示的信号传输路径中，若研究信号从半导体芯片20侧朝向焊锡球11侧输出的情况，则如下所述。即，从图6所示的半导体芯片20输出的输出信号(省略图示)在导线30的部分处被反射一部分。但是，半导体芯片20与导线30的阻抗差小于导线30与布线基板10的阻抗差。因此，输出信号在导线30处的反射量小。接着，输出信号在布线基板10的部分PT3处被反射一部分。但是，在部分PT3被反射的反射信号在与导线30的边界再次被反射，并朝向焊锡球11的方向前进。其结果为，到达焊锡球11侧的输出信号即使在设有部分PT3的情况下也不会大幅降低。
[0086]然而，在本实施方式中，在图8所示的部分PT3处，构成差动对的布线16SG1及布线16SG2不并行。在部分PT3处，向布线16SG1及布线16SG2的相互的分隔距离变得比分隔距离SPl及分隔距离SP2大的方向迂回。像这样，在不使差动对的一部分并行的情况下，不并行的部分PT3的布线路径距离与并行的部分PT1、PT2的布线路径距离相比，对于信号传输路径的电感成分的影响变大。另外，若将部分ΡΤ3的布线图案设为线圈形状或蜿蜒形状，则与形状相应地能够进一步增大部分ΡΤ3的电感成分。也就是说，根据本实施方式，能够通过迂回的布线路径距离或迂回的部分处的布线图案的形状，容易地控制阻抗Ζ22的值。
[0087]例如，在图8所示的例子中，布线16SG1及布线16SG2分别呈在部分ΡΤ3处朝向远离方向蜿蜒的曲折(meander)形状。换言之，在图8所示的例子中，部分PT3具有沿相对于部分PTl的延伸方向交叉的方向延伸的交叉部分、和沿着部分PTl延伸的并行部分。此外，在图8中，并行部分相对于部分PTl并行，但作为变形例，并行部分也可以与部分PT2并行。该情况下，能够通过调整并行部分的长度PT3L，来调整部分PT3的电感。
[0088]另外，在本实施方式中，部分PTl与部分PT2的分隔距离SP12充分小。在图8所示的例子中，分隔距离SP12与分隔距离SPl和分隔距离SP2为相同程度，例如小于部分PT3的并行部分的长度PT3L。像这样，在部分PTl与部分PT2的分隔距离SP12小的情况下，能够将作为迂回部的部分PT3在电路上视为线圈。也就是说，根据图8所示的例子，在构成差动信号的传输路径的部分PT3中，追加了线圈的电感。
[0089]另外，在信号传输路径的阻抗中包含电容成分、电阻成分及电感成分。本申请发明人在进行研究时，判明从控制信号传输路径的反射量来降低反射损耗的出发，像本实施方式这样主要调整阻抗成分中的电感成分的方法尤其有效。
[0090]另外，在传输差动信号的情况下，优选构成差动对的各传输路径的长度及各路径中的阻抗的值为相同值。因此，优选构成差动对的布线16SG1及布线16SG2的形状相对于布线16SG1与布线16SG2的中央的假想线VL1(参照图8)呈线对称的形状。不过，若能够将各传输路径的长度及各路径中的阻抗的值整理至实效上可看作相同的程度，则布线16SG1及布线16SG2的形状也可以不为线对称。
[0091]另外，在本实施方式中，部分PT1、部分PT2及部分PT3分别形成在相同布线层上。因此，在部分PT3中，不包含图4所示的过孔布线16V和通孔布线16T等。在形成有过孔布线16V或通孔布线16T等层间导电路的部位，需要设置用于连接层间导电路的导体图案。由于该导体图案与布线16相比面积较大，所以形成了电容性的阻抗成分。在此，若部分PT3中包含电容性的阻抗成分，则差动阻抗的值的控制变得复杂。另一方面，在如本实施方式这样，部分PT1、部分PT2及部分PT3分别形成于相同布线层的情况下，能够通过布线图案的形状及长度容易地控制电感。
[0092]另外，在图5所示的例子中，部分PT1、部分PT2及部分PT3分别形成于相同布线层。换言之，部分PT1、部分PT2及部分PT3与接合焊盘14形成于相同布线层。再换言之，在本实施方式中，部分PT1、部分PT2及部分PT3分别与接合焊盘14相同地形成于最上层的布线层。
[0093]如图6所示，假设在接合焊盘14与导线30的接合部处使产生的反射信号RTN2再次反射的情况下，从抑制反射信号RTN2的衰减的观点出发，导线30与部分PT3的距离最好较近。因此，在如本实施方式这样，部分PTl、部分PT2及部分PT3分别与接合焊盘14相同地形成于最上层的布线层的情况下，导线30与部分PT3的距离缩短，能够抑制反射信号RTN2的衰减。在本实施方式中，如上所述反射信号RTN2的一部分作为反射信号RTN3朝向半导体芯片20的方向反射，成为向半导体芯片20输入的输入信号SIG2的一部分。因此，能够通过抑制反射信号RTN2的衰减，来降低输入到半导体芯片20的输入信号SIG2的损失。
[0094]另外，在部分PT1、部分PT2及部分PT3分别形成于最上层的布线层的情况下，图6所示的阻抗Z3与阻抗Z23的距离变短，因此能够缩短反射信号RTN2的传输距离。因此，能够降低因反射信号RTN2向周围传播而产生的针对其他信号传输路径的作为噪声源的影响。换言之，通过缩小部分PTl与接合焊盘14的距离，能够将反射信号RTN2抑制为小范围。
[0095]另外，如图7附加箭头而示意地所示，在将阻抗不连续点设于接合焊盘14的附近的情况下，信号传输路径的表观上的阻抗ZS朝向作为最大的阻抗不连续点的导线30的阻抗Z4逐渐变大。在此，上述的“表观上的阻抗ZS”是指在信号传输路径中，除去从信号反射的观点出发能够忽略影响这样小的构成部分的阻抗值以外的情况下的阻抗值。严密地说，部分PTl和接合焊盘14的阻抗小于部分PT3的阻抗，但通过缩短部分PTl和接合焊盘14的延伸距离，能够在电路上忽视它们的阻抗成分。另外，对于表观上的阻抗ZS的值，忽视局部阻抗值的变化并将多个部分的阻抗值平均而计算出。
[0096]而且，如图7所示，在朝向作为最大的阻抗不连续点的导线30的阻抗Z4而表观上的阻抗ZS的值逐渐变大的情况下，如图27所示，相较于在导线30与接合焊盘14的边界阻抗ZS的值急剧变大的情况，难以发生信号反射。
[0097]也就是说，在如本实施方式这样，部分P1、部分PT2及部分PT3分别与接合焊盘14相同地形成于最上层的布线层的情况下，能够减低在图6所示的接合焊盘14与导线30的边界产生的反射信号RTN2的反射量。
[0098]但是，作为针对本实施方式的变形例，也可以将部分PTl、部分PT2及部分PT3形成于最上层以外的布线层。例如，也可以在图4所示的多个布线层中的、作为芯材正中的绝缘层17的上表面或下表面的布线层上形成部分PT1、部分PT2及部分PT3。或者，只要能够确保配置部分PT1、部分PT2及部分PT3的空间，则也可以在最下层的布线层、即与图4所示的多个接合区12相同的布线层上形成部分PTl、部分PT2及部分PT3。像这样，即使在将部分PTl、部分PT2及部分PT3形成在最上层以外的布线层上的情况下，也会得到将图6所示的反射信号RTN2再次反射的效果。
[0099]另外，在图5及图8所示的例子中，布线16SG1、16SG2的分隔距离SPl与分隔距离SP2相等。在如本实施方式这样，在信号传输路径的中途设置阻抗值变大的部分PT3的情况下，部分PTl及部分PT2的阻抗值也可以不同。因此，分隔距离SPl与分隔距离SP2可以不同。但是，从将信号传输路径的整体统一为规定值(例如50 Ω)的观点出发，优选分隔距离SPl与分隔距离SP2彼此相等。
[0100]另外，在如本实施方式这样以高速进行信号传输的情况下，需要降低来自其他布线16(参照图5)的串扰噪声的影响。为了降低串扰噪声的影响，优选将布线间的分隔距离扩大，该情况下，布线密度降低。因此，从增大布线密度且同时降低串扰噪声的影响的观点出发，优选如图5所示，在差动对的相邻两侧设置基准电位用的布线16VS1、16VS2。例如在图5所示的例子中，以沿着布线16SG1并行的方式设置基准电位用的布线16VS1，以沿着布线16SG2并行的方式设置基准电位用的布线16VS2。另外，在布线16VS1及布线16VS2中作为基准电位而供给有例如接地电位。像这样，通过在以高速传输信号的差动对的相邻两侧设置被供给基准电位的布线16VS1、16VS2，即使在其他布线存在于差动对附近的情况下，也能够降低来自其他布线的串扰噪声的影响。
[0101]另外，在图5所示的例子中，布线16SG1及布线16SG2设于布线16VS1与布线16VS2之间。在差动信号的传输路径中，使构成差动对的布线并行，由此，以将相互的噪声相抵消的方式构成。另一方面，要求布线16SG1及布线16SG2具有将针对差动对的来自外部的电磁波的影响屏蔽的功能。因此，在沿着差动对设置基准电位用的布线16VS1、16VS2的情况下，也需要包括迂回的部分PT3在内，在布线16VS1与布线16VS2之间设置差动对。
[0102]此外，虽然省略了图示，但只要在俯视观察下能够将布线间的分隔距离设为充分大，则也可以不设置基准电位用的布线16VS1及布线16VS2。
[0103]《半导体器件的制造方法》
[0104]接下来，说明使用图1?图8说明的半导体器件PKGl的制造工序。在以下的说明中，根据需要参照表不制造工序的流程的流程图和图1?图8进行说明。图9是表不使用图1?图8说明的半导体器件的制造工序的概要的说明图。此外，在本实施方式中，为了简化说明，说明在图3所示的布线基板10上搭载半导体芯片20的实施方式。但是，作为变形例，也具有如下方法:准备具有相当于布线基板10的多个产品形成区域的所谓拼版基板，将多个半导体器件一并组装后，按产品形成区域进行单片化。该情况下，能够将组装工序效率化。
[0105]《准备布线基板》
[0106]首先，在布线基板准备工序中，准备图3所示的布线基板10。在本工序中准备的布线基板10上，在上表面(表面、芯片搭载面)10t侧设有芯片搭载区域(供图3所示的半导体芯片20搭载的预定区域)，在芯片搭载区域的周围，在开口部中形成有从绝缘膜(阻焊膜)15露出的多个接合焊盘14。另外，在布线基板10的与上表面1t为相反侧的下表面(背面、安装面)10b(参照图4)上，形成有多个接合区(端子、外部端子、外部电极)12。在本工序中，不在多个接合区12上连接图4所示的焊锡球11，多个接合区12分别在开口部中从绝缘膜(阻焊膜)13露出。
[0107]另外，在本工序中准备的布线基板10既已形成有使用图5?图8说明的多根布线
16。多根布线16中，如图5所示，包含构成差动信号的传输路径的布线16SG1及布线16SG2。另夕卜，多根布线16中包含构成基准电位的供给路径的布线16VS1及布线16VS2。
[0108]《芯片焊接》
[0109]接着在芯片焊接工序中，如图3及图4所示在布线基板10的上表面1t上搭载半导体芯片20。在本实施方式中，以半导体芯片20的背面20b(参照图4)与布线基板10的上表面1t分别相对的方式、即所谓面朝上安装方式搭载半导体芯片20。另外，在图4所示的例子中，半导体芯片20经由粘结材料50而粘结固定在布线基板1的上表面1 t上。粘结材料50由例如环氧树脂等热固化性树脂构成。
[0110]《导线焊接》
[0111]接着，在导线焊接工序中，如图3及图4所示，将半导体芯片20的表面20t上形成的多个焊盘21与配置在半导体芯片20的周围的多个接合焊盘14经由多根导线(导电性部件)30而分别电连接。
[0112]在本工序中，将由例如金(Au)或铜(Cu)等金属材料构成的导线30的一端部与半导体芯片20的焊盘21接合，将另一端部与布线基板10的接合焊盘14接合。作为接合方式，能够使用例如对接合部施加超声波来形成金属键的方式、热压接的方式、或同时利用超声波和热压接的方式等。此外，在图4中，示出了首先将导线30的一部分(一端部)与焊盘21连接的、以所谓正向焊接(forward bonding)方式连接的方法。但是，作为变形例，也可以是将接合焊盘14与导线30的一端部首先连接的所谓逆向焊接(reverse bonding)方式。
[0113]《封固》
[0114]接着，在封固工序中，如图4所示，通过树脂将半导体芯片20、多根导线30及多个接合焊盘14封固，形成封装体40。在本工序中，通过树脂将搭载在布线基板10的上表面1t上的半导体芯片20、多根导线30及多个接合焊盘14封固。
[0115]另外，在本工序中，使用具有设有型腔的上模(第I模具)、下模(第2模具)的成形模具，通过所谓传递注塑(transfer mould)方式形成封装体40。详细地说，在本工序中，在用成形模具夹着布线基板10的状态下，将软化的树脂压入到成形模具的型腔内后，使该树脂固化，由此形成封装体40。然后，只要将成形模具与布线基板10剥离，则如图4所示，形成将半导体芯片20封固的封装体40。
[0116]《植球》
[0117]接着，在植球工序中，如图4所示，在形成于布线基板10的下表面1b的多个接合区12上，接合成为外部端子的多个焊锡球11。
[0118]在本工序中，在将布线基板10的下表面1b朝向上方后，在于布线基板10的下表面1b露出的多个接合区12各自上配置焊锡球U。然后，通过对多个焊锡球11加热来将多个焊锡球11与接合区12接合。通过本工序，多个焊锡球11经由布线基板10与半导体芯片20电连接。
[0119]但是，本实施方式中说明的技术不限于适用于将焊锡球11以阵列状接合的、所谓BGA (Ba 11 Grid Array)型的半导体器件。例如，作为针对本实施方式的变形例，也能够适用于所谓LGA(Land Grid Array)型的半导体器件，即不形成焊锡球11，在使接合区12露出的状态下，或在接合区12上涂布比焊锡球11薄的焊锡膏的状态下出货。在LGA型的半导体器件的情况下，能够省略植球工序。
[0120]以上，基于实施方式具体地说明了本发明人所完成的发明，但本发明不限定于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
[0121]《变形例I》
[0122]例如，在图5中，说明了在传输差动信号的布线16SG1及布线16SG2各自的一个部位设置成为阻抗不连续点的部分PT3的例子。但是，也可以如图10?图12所示的变形例的半导体器件PKG2那样，在布线16SG1及布线16SG2各自的多个部位设置成为阻抗不连续点的部分ΡΤ3、ΡΤ50
[0123]图10是将作为针对图8的变形例的半导体器件中的差动信号的传输路径的一部分放大而示出的放大俯视图。另外，图11是图10所示的信号传输路径的电路图。另外，图12是表示图11所示的各部件的阻抗的值的例子的说明图。
[0124]图10所示的半导体器件PKG2在连接导线30(参照图11)的接合焊盘14(参照图11)与作为外部端子的焊锡球11(参照图11)之间设有多个阻抗不连续点，该方面与图8所示的半导体器件PKGl不同。详细地说，半导体器件PKG2所具有的布线16SG1及布线16SG2分别还具有设在部分PTl与部分ΡΤ3之间且以分隔距离SP3相互并行的部分ΡΤ4。另外，布线16SG1及布线16SG2分别还具有设在部分PT4与部分PTl之间且向相互的分隔距离变得比分隔距离SP1、分隔距离SP2及分隔距离SP3大的方向迂回而设置的部分PT5。此外，分隔距离SP1、SP2、SP3可以分别为不同值，但在图10所示的例子中，分隔距离SP1、SP2、SP3为相同值。
[0125]另外，图10所示的部分PT1、PT2、PT3、PT4、PT5分别形成于最上层、即与接合焊盘14(参照图11)相同的布线层。换言之，在图10?图12所示的例子中，在连接导线30的接合焊盘14的附近设有多个阻抗不连续点。如图12附加箭头而示意地所示，在将多个阻抗不连续点设于接合焊盘14的附近的情况下，信号传输路径的表观上的阻抗ZS朝向作为最大的阻抗不连续点的导线30的阻抗Ζ4逐渐变大。在此，如上所述，“表观上的阻抗ZS”是指，在信号传输路径中，除去从信号反射的观点出发能够忽略影响这样小的构成部分的阻抗值以外的情况下的阻抗值。严密地说，部分PTl和接合焊盘14的阻抗小于部分ΡΤ3和部分ΡΤ5的阻抗，但通过缩短部分PTl和接合焊盘14的延伸距离，能够在电路上忽视它们的阻抗成分。另外，关于表观上的阻抗ZS的值，忽视局部阻抗值的变化并将多个部分的阻抗值平均而计算出。
[0126]而且，在如图12所示，朝向作为最大的阻抗不连续点的导线30的阻抗Ζ4而表观上的阻抗ZS的值逐渐变大的情况下，如图27所示，相较于阻抗ZS的值在导线30与接合焊盘14的边界急剧变大的情况，难以产生信号反射。另外，判明图12所示的阻抗ZS与图7所示的阻抗ZS相比进一步直线性地变大。
[0127]也就是说，根据图10?图12所示的变形例，与图7所示的半导体器件PKGl相比较，能够进一步降低在图11所示的接合焊盘14与导线30的边界产生的反射信号RTN2的反射量。
[0128]另外，图10所示的部分ΡΤ5与部分ΡΤ3为相同形状。部分ΡΤ3及部分ΡΤ5分别具有沿相对于部分ΡΤ4的延伸方向交叉的方向延伸的交叉部分、和沿着部分ΡΤ4或部分PTl延伸的并行部分。另外，部分ΡΤ3的并行部分的长度PT3L与部分ΡΤ5的长度PT5L为相同长度。因此，部分ΡΤ3的阻抗与部分ΡΤ5的阻抗为相同值。但是，由于部分ΡΤ3与部分ΡΤ5相互接近地设置，所以部分ΡΤ4的阻抗的影响为可忽视这样小的程度。因此，在图11所示的部分ΡΤ4与部分ΡΤ5的边界，几乎不会产生信号的反射。
[0129]此外，作为针对本变形例1的进一步的变形例，也能够将部分?1'1、？了2、？了3、？丁4、ΡΤ5分别形成在最上层以外的布线层上。该情况下，由于从部分ΡΤ5至接合焊盘14的路径距离变长，所以如图12所示，难以将表观上的阻抗ZS的值大幅除去。但是，即使在部分ΡΤ5形成于其他布线层的情况下，也作为使图11所示的反射信号RTN2再次反射的阻抗不连续点而发挥功能。因此，作为信号传输路径整体能够改善反射损耗特性。
[0130]另外，若图5所示的部分ΡΤ3与接合焊盘14的距离充分近，则即使在图5所示的布线构造的情况下，也能够降低图6所示的反射信号RTN2的反射量。但是，如图12所示，从使阻抗ZS的值缓慢上升的观点出发，优选像本变形例这样设置多个阻抗不连续点。
[0131]图10所示的变形例的半导体器件PKG2的构造除上述的不同点以外，与图8所示的半导体器件PKGl相同。因此省略重复的说明。
[0132]《变形例2》
[0133]接下来，说明与上述变形例I相比使表观上的阻抗的变化更为平缓的变形例。图13是作为针对图5的变形例的半导体器件的信号传输路径周边的放大俯视图。另外，图14是将图13所示的差动信号传输用的布线中的迂回的部分的周边放大而示出的放大俯视图。另夕卜，图15是图13所示的信号传输路径的电路图。另外，图16是表示图15所示的各部件的阻抗的值的例子的说明图。
[0134]图13?图16所示的半导体器件PKG3在设于连接导线30(参照图15)的接合焊盘14(参照图15)与作为外部端子的焊锡球11(参照图15)之间的多个阻抗不连续点的阻抗值不同的方面，与图10?图12所示的半导体器件PKG2不同。详细地说，图14所示的部分PT5与部分PT3为不同形状。部分PT3及部分PT5分别具有沿相对于部分PT4的延伸方向交叉的方向上延伸的交叉部分、和沿着部分PT4或部分PTl延伸的并行部分。另外，如图13所示，相对地设在距接合焊盘14较近位置的部分PT5的并行部分的长度PT5L比部分PT3的长度PT3L长。因此，在本变形例中，如图16所示，部分PT5的阻抗大于部分PT3的阻抗。
[0135]像这样，通过朝向接合焊盘14逐渐增大阻抗，能够使表观上的阻抗的变化更为平缓。
[0136]图13所示的变形例的半导体器件PKG3的构造除上述的不同点以外，与图10所示的半导体器件PKG2相同。因此省略重复的说明。
[0137]《变形例3》
[0138]另外，在上述的图5、图10、图13中，说明了设于传输差动信号的布线16SG1及布线16SG2上的成为阻抗不连续点的部分PT3的形状在部分PT3处为朝向相互远离的方向蜿蜒的曲折形状的例子。但是，部分PT3的形状中存在各种变形例。图17是作为针对图5的其他变形例的半导体器件的信号传输路径周边的放大俯视图。另外，图18是将作为针对图8的其他变形例的半导体器件中的差动信号的传输路径的一部分放大而示出的放大俯视图。
[0139]图17所示的半导体器件PKG4及图18所示的半导体器件PKG5各自的部分PT3的形状与图5所示的半导体器件PKGl不同。详细地说，半导体器件PKG4及半导体器件PKG5的布线16SG1及布线16SG2分别在部分PT3处朝向相互分离的方向延伸，但不蜿蜒。换言之，在图17及图18所示的例子中，部分PT3具有沿相对于部分PTl的延伸方向交叉的方向延伸的交叉部分、和沿相对于交叉部分交叉的方向延伸的回转部分。此外，回转部分与部分PTl和部分PT2不并行，在该方面与图5所示的半导体器件PKGl的部分PT3的并行部不同。
[0140]另外，图17所示的半导体器件PKG4所具有的部分PT3的交叉部分的长度PT3W大于回转部分的长度PT3L。在图17所示的布线构造的情况下，在与布线16SG1及布线16SG2的延伸方向交叉的方向上，部分PT3大幅延伸，因此能够增大部分PT3的电感性的阻抗的值。但是，从提高布线密度的观点出发，与图17所示的布线构造相比更优选图5所示的半导体器件PKGl的布线构造。
[0141]此外，在图17所示的例子中，由于相邻的布线16间的距离充分大，所以在与传输差动信号的布线16SG1及布线16SG2相邻的位置没有设置基准电位用的布线。但是，作为针对图17的变形例，也可以在与传输差动信号的布线16SG1及布线16SG2相邻的两侧分别设置基准电位用的布线。
[0142]另一方面，图18所示的半导体器件PKG5所具有的部分PT3的交叉部分的长度PT3W比回转部分的长度PT3L短。另外，在半导体器件PKG5所具有的部分PT3之间形成有分别与布线16SG1及布线16SG2分离的导体图案MP1。在图18所示的布线构造的情况下，由于部分PT3的迂回距离不大，所以电感性的阻抗的值比图8所示的半导体器件PKGl的情况小。
[0143]但是，在图18所示的布线构造的情况下，通过在部分PT3之间设置导体图案(过孔接合区、虚拟图案)MPl，在信号传输路径中追加了电容性的阻抗。导体图案MPl可以是与其他布线16电分离的浮置的金属图案。另外，在导体图案MPl与基准电位用的布线电连接的情况下，导体图案MPl的电位稳定，因此在容易控制电容性的阻抗的值的方面是优选的。
[0144]图17所示的变形例的半导体器件PKG4及图18所示的半导体器件PKG5的构造除上述的不同点以外，与图5及图8所示的半导体器件PKGl相同。因此省略重复的说明。
[0145]《变形例4》
[0146]另外，在上述的图5、图10、图13、图17、图18中，说明了成为阻抗不连续点的部分PT3设于并行部之间的例子。部分PT3的设置位置中存在各种变形例。例如，如在上述实施方式和变形例I中所述，也可以将部分PT3设于最上层的布线层以外。另外例如，也可以如图19所示的半导体器件PKG6所具有的布线16SG1及布线16SG2的部分PT3那样，在将不同的布线层间连接的过孔布线16V的附近设置部分PT3。图19是作为针对图5的其他变形例的半导体器件的信号传输路径周边的放大俯视图。
[0147]图19所示的半导体器件PKG6在过孔布线16V的附近设置部分PT3，且不具有图5所示的部分(并行部)PT2，该方面与图5所示的半导体器件PKGl不同。但是，图19所示的部分PT3的形状与图5及图8所示的部分PT3的形状相同。因此，在图19所示的实施方式的情况下，在部分PT3处也能够增加差动信号的传输路径中的电感性的阻抗。
[0148]另外，在图19所示的例子中，在比接合焊盘14接近过孔布线16V的位置设有部分PT3。布线在接合焊盘14的附近比在过孔布线16V的附近容易密集。因此，在本变形例的情况下，通过在布线密度相对低的区域设置部分PT3而容易调整部分PT3的阻抗值，在该方面是优选的。
[0149]图19所示的变形例的半导体器件PKG6的构造除上述的不同点以外，与图5所示的半导体器件PKGl相同。因此省略重复的说明。
[0150]《变形例5》
[0151]另外，在上述的实施方式及各种变形例中，说明了如图4所示经由导线30将半导体芯片20与布线基板10电连接的实施方式。但是，作为变形例，也能够适用于通过导线30以外的导电性部件将半导体芯片20与布线基板10电连接的实施方式。图20是作为针对图4的变形例的半导体器件的剖视图。另外，图21是图20所示的半导体器件的信号传输路径周边的放大俯视图。另外，图22是图21所示的信号传输路径的电路图。另外，图23是表示图22所示的各部件的阻抗的值的例子的说明图。
[0152]图20?图23所示的半导体器件PKG7在布线基板10与半导体芯片20的连接方法方面与图1?图8所示的半导体器件PKGl不同。详细地说，如图20所示，半导体器件PKG7在表面20t与布线基板10的上表面1t相对的状态下，通过所谓面朝下(face down)安装方式将半导体芯片20搭载到布线基板10上。
[0153]另外，半导体芯片20的多个焊盘21与布线基板10的多个接合焊盘经由多个凸点电极(导电性部件、突起电极、柱状电极)31而电连接。凸点电极31是将相对配置的焊盘21与接合焊盘14电连接的导电性部件，例如，在由铜(Cu)或金(Au)等金属材料形成的突起状的部件的前端接合有焊锡材料。或者，也可以将凸点电极31由球状焊锡形成。
[0154]该凸点电极31与图4所示的导线30相比延伸距离短。因此，如图23所示在凸点电极31的部分处阻抗小。也就是说，不会形成图7所示的导线30的部分那样大的阻抗不连续点。但是，由于半导体芯片20所具有的电路形成为更为微细的布线图案，所以如图23所示，在半导体芯片20与凸点电极31的边界形成有阻抗不连续点。其结果为，如图22所示，在半导体芯片20与凸点电极31的边界，产生信号反射，反射信号RTN2朝向焊锡球11行进。
[0155]因此，半导体器件PKG7如图21所示，在构成差动对的布线16SG1及16SG2的中途，设有相互的分隔距离变大的部分PT3。在本变形例的情况下，接合焊盘14与凸点电极31的连接部处的阻抗之差不像例如图7所示的接合焊盘14与导线30的连接部分处的阻抗之差那样大。但是，根据本变形例，假设即使产生反射信号RTN2，通过设置部分PT3，也能够将该反射信号RTN2再次反射。另外，若将部分PT3设于最上层，则能够将反射信号RTN2限制在产生反射的部位附近。另外，在本变形例中，在半导体芯片20与凸点电极31的边界产生的反射信号RTN2的反射量比例如使用图6说明的在导线30与接合焊盘14的边界产生的反射信号RTN2的反射量小。因此，半导体器件PKG7所具有的部分PT3的阻抗值也可以比图5所示的半导体器件PKGl所具有的部分PT3的阻抗值小。该情况下，能够降低在图22所示的部分PT2与部分PT3的边界产生的反射信号RTNl的反射量。
[0156]《变形例6》
[0157]另外，例如，如上所述说明了各种变形例，但能够将上述说明的各变形例彼此组合而适用。
【主权项】
1.一种半导体器件，其特征在于，包括: 布线基板，其具有第I面、形成在所述第I面上的多个内部端子、与所述第I面为相反侧的第2面、形成在所述第2面上且与所述多个内部端子分别电连接的多个外部端子、及将所述多个内部端子与所述多个外部端子分别相连的多根布线； 半导体芯片，其具有多个焊盘，且搭载在所述布线基板的所述第I面上;和 多个导电性部件，其将所述多个焊盘与所述多个内部端子分别电连接， 所述多个焊盘具有第I焊盘和位于与所述第I焊盘相邻的位置的第2焊盘， 所述多个内部端子具有第I内部端子和第2内部端子，该第I内部端子经由所述多个导电性部件中的第I导电性部件而与所述第I焊盘电连接，该第2内部端子经由所述多个导电性部件中的第2导电性部件而与所述第2焊盘电连接，且位于与所述第I内部端子相邻的位置， 所述多根布线具有与所述第I内部端子相连的第I布线、和与所述第2内部端子相连的第2布线， 所述第I布线及所述第2布线构成传输差动信号的差动对， 在俯视观察下，所述第I布线及所述第2布线分别具有: 以第I分隔距离相互并行的第I部分； 与所述第I部分设于相同布线层、且以第2分隔距离相互并行的第2部分;和设在所述第I部分与所述第2部分之间、且向相互的分隔距离变得比所述第I分隔距离及所述第2分隔距离大的方向迂回而设置的第3部分。2.如权利要求1所述的半导体器件，其特征在于， 在所述第I布线和所述第2布线中分别流动有极性相反的信号电流。3.如权利要求1所述的半导体器件，其特征在于， 构成差动对的所述第I布线及所述第2布线的形状为相对于所述第I布线与所述第2布线的中央的第I假想线呈线对称的形状。4.如权利要求1所述的半导体器件，其特征在于， 所述第I部分、所述第2部分及所述第3部分与所述多个内部端子形成在相同布线层上。5.如权利要求1所述的半导体器件，其特征在于， 所述第I布线及所述第2布线分别在所述第3部分上朝向相互远离的方向蜿蜒。6.如权利要求1所述的半导体器件，其特征在于， 所述第I布线及所述第2布线分别具有的所述第3部分还具备:沿相对于所述第I部分交叉的方向延伸的交叉部分、和以与所述第I部分或所述第2部分并行的方式延伸的并行部分。7.如权利要求1所述的半导体器件，其特征在于， 所述第3部分的阻抗小于所述半导体芯片的阻抗。8.如权利要求1所述的半导体器件，其特征在于， 所述第I分隔距离与所述第2分隔距离彼此相等。9.如权利要求1所述的半导体器件，其特征在于， 所述多根布线具有第I基准电位布线和第2基准电位布线，该第I基准电位布线沿所述第I布线设置在与所述第I布线相邻的位置，向所述半导体芯片供给基准电位，该第2基准电位布线沿所述第2布线设置在与所述第2布线相邻的位置，向所述半导体芯片供给基准电位，所述第I布线及所述第2布线配置在所述第I基准电位布线及所述第2基准电位布线之间。10.如权利要求1所述的半导体器件，其特征在于， 所述多个导电性部件为导线。11.如权利要求10所述的半导体器件，其特征在于， 所述第3部分的阻抗小于所述导线的阻抗。12.如权利要求1所述的半导体器件，其特征在于， 所述第I布线及所述第2布线分别还具有: 设在所述第I部分与所述第3部分之间、且以第3分隔距离相互并行的第4部分;和设在所述第4部分与所述第I部分之间、且向相互的分隔距离变得比所述第I分隔距离、所述第2分隔距离及所述第3分隔距离大的方向迂回而设置的第5部分。13.如权利要求12所述的半导体器件，其特征在于， 所述第I部分、所述第2部分、所述第3部分、所述第4部分及所述第5部分与所述多个内部端子形成在相同布线层上。14.如权利要求13所述的半导体器件，其特征在于， 所述第I布线及所述第2布线分别具有的所述第3部分及所述第5部分还具备:沿相对于所述第I部分交叉的方向延伸的交叉部分、和以与所述第I部分、所述第2部分或所述第4部分并行的方式延伸的并行部分。15.如权利要求14所述的半导体器件，其特征在于，所述第5部分与所述第3部分相比设在接近所述第I内部端子或所述第2内部端子的位置， 所述第5部分的并行部分的长度大于所述第3部分的并行部分的长度。16.如权利要求9所述的半导体器件，其特征在于， 在所述第I布线及所述第2布线分别具有的所述第3部分之间，形成有与所述第I布线及所述第2布线分离的第I导体图案。17.一种半导体器件，其特征在于，包括: 布线基板，其具有第I面、形成在所述第I面上的多个内部端子、与所述第I面为相反侧的第2面、形成在所述第2面上且与所述多个内部端子分别电连接的多个外部端子、及将所述多个内部端子与所述多个外部端子分别相连的多根布线； 半导体芯片，其具有多个焊盘，且搭载在所述布线基板的所述第I面上;和 多个导电性部件，其将所述多个焊盘与所述多个内部端子分别电连接， 所述多个焊盘具有第I焊盘和位于与所述第I焊盘相邻的位置的第2焊盘， 所述多个内部端子具有第I内部端子和第2内部端子，该第I内部端子经由所述多个导电性部件中的第I导电性部件而与所述第I焊盘电连接，该第2内部端子经由所述多个导电性部件中的第2导电性部件而与所述第2焊盘电连接，且位于与所述第I内部端子相邻的位置，所述多根布线具有构成传输差动信号的差动对的、与所述第I内部端子相连的第I布线和与所述第2内部端子相连的第2布线， 在俯视观察下，所述第I布线及所述第2布线分别具有: 以第I分隔距离相互并行的第I部分;和 与所述第I部分设于相同布线层、且向相互的分隔距离变得比所述第I分隔距离大的方向迂回而设置的第2部分， 所述第I布线及所述第2布线分别在所述第2部分上，朝向相互远离的方向蜿蜒。
【文档编号】H01L23/48GK105895602SQ201610087876
【公开日】2016年8月24日
【申请日】2016年2月16日
【发明人】平沼和彦, 坂田和之
【申请人】瑞萨电子株式会社