半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种具有自对准超陡后退阱(SSRW)的半导体器件及其制造方法。
【背景技术】
[0002]集成电路技术的重要发展趋势之一是缩微化，以提高集成度和降低制造成本，并满足器件性能和功耗等方面的应用要求。然而随着金属氧化物半导体场效应晶体管(MOSFET)栅长持续减小会产生短沟道效应。利用超陡后退阱(SSRW)，可以减小耗尽层的厚度，从而抑制短沟道效应。
[0003]SSRW通常形成于栅极和源/漏极形成之前，除了沟道区以外，所述SSRW掺杂还存在于源极区和漏极区。这将导致MOSFET器件中的带-带隧穿漏电流和源/漏结电容增加。器件制造工艺中引入的较大热预算也使得难以获得更陡峭的SSRW和更薄的耗尽层。这些都限制了利用SSRW抑制短沟道效应及对器件性能的提升。
[0004]常规晕注入器件具有较高的沟道表面载流子浓度。在多晶硅栅堆叠半导体器件中，随着栅长的减小，为保持适当的阈值电压，晕注入器件难以通过继续增加晕注入剂量获得更好的短沟道效应控制，包括漏感应势皇降低效应(DIBL)控制。器件缩微和抑制短沟道效应的同时需要灵活调节器件的阈值电压。
【发明内容】
[0005]本公开的目的至少部分地在于提供一种半导体器件及其制造方法，其中可以提供自对准的超陡后退阱(SSRW)。
[0006]根据本公开的一个方面，提供了一种半导体器件，包括:在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱；以及自对准于栅堆叠下方、嵌于超陡后退阱中的补偿区，该补偿区的导电类型与超陡后退阱的导电类型相反。
[0007]根据本公开的另一方面，提供了一种制造半导体器件的方法，包括:在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层；在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行针对源/漏的第一离子注入；去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口 ；经开口向衬底中进行第二离子注入，以形成自对准于栅堆叠下方的第一掺杂区；在开口的侧壁上形成一材料层，并经侧壁上形成有材料层的开口进行与第二离子注入类型相反的第三离子注入，以形成自对准于栅堆叠下方的第二掺杂区；以及进行退火，形成源/漏区、超陡后退阱以及嵌于超陡后退阱中的补偿区。
[0008]根据本公开的实施例，可以形成自对准于栅堆叠的SSRW，并可在其中形成自对准的补偿区。自对准的SSRW可以避免在源/漏区不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/漏结电容。通过补偿区，可以控制Vt roll-off以及减小长沟道器件的阈值电压。
【附图说明】
[0009]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0010]图1-12是示意性示出了制造根据本公开实施例的半导体器件的流程的截面图，其中图9'示出了图9所示操作的替代实施方式；
[0011]图13是示意性示出了根据本公开实施例的半导体器件的截面图。
【具体实施方式】
[0012]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0013]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0014]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0015]图13是示意性示出了根据本公开实施例的半导体器件的截面图。
[0016]如图13所示，根据该实施例的半导体器件可以包括衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如S1、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb 等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。
[0017]在衬底1000中，可以形成有浅沟槽隔离(STI) 1002，在STI 1002之间限定了有源区。在该实施例中，示出了三个STI 1002以及它们之间的两个有源区。但是，本公开不限于此，可以形成更多或更少的STI/有源区。
[0018]在该实施例中，这两个有源区可以分别用于η型器件和P型器件。例如，左侧的有源区可以用于η型器件，右侧的有源区可以用于P型器件。图13中分别示出了这两种器件。
[0019]每一器件可以包括形成于衬底1000上的栅堆叠。具体地，η型器件的栅堆叠可以包括设于衬底1000上的栅介质层1004和设于栅介质层1004上的栅导体层1036η'，ρ型器件的栅堆叠可以包括栅介质层1004和栅导体层1036ρ'。例如，栅介质层1004可以包括氮氧化物(例如，氮氧化硅)层，厚度为约0.5-2nm。在该示例中，将栅介质层1004示出为衬底1000的表面上的连续层，但是本公开不限于此。例如，栅介质层1004可以局限于各自的栅堆叠处。栅导体层1036η'可以包括多晶娃，且可以被η型掺杂，厚度为约20-200nm ;栅导体层1036p'可以包括多晶娃，且可以被ρ型掺杂，厚度为约20-200nm。
[0020]尽管在此例示了氮氧化物/多晶硅的栅堆叠，但是本公开不限于此。例如，可以使用高K/金属栅的栅堆叠配置。
[0021]在栅堆叠的侧壁上，可以形成有侧墙。在图13所示的示例中，侧墙形成为双层结构，包括第一侧墙1008和第二侧墙1012。例如，第一侧墙1008可以包括氮化物(例如，氮化硅)，厚度为约5-30nm ;第二侧墙1012可以包括氮化物，厚度为约20_50nmo
[0022]当然，侧墙也不限于双层结构，还可以包括其他结构，例如单层侧墙或三层侧墙等。各层侧墙的材料可以相同，也可以不同。
[0023]每一器件还可以包括在衬底1000中形成的相对于栅堆叠处于相对两侧的源区和漏区。例如，η型器件可以包括通过对衬底1000进行η型掺杂而获得的源区和漏区1026η，P型器件可以包括通过对衬底1000进行ρ型掺杂而获得的源区和漏区1026ρ。在衬底1000中源区和漏区之间可以存在导电沟道(未示出)，且可以通过栅堆叠对导电沟道进行控制。
[0024]每一器件还可以包括在衬底1000中源区和漏区之间形成的超陡后退阱(SSRW)。例如，η型器件可以包括对衬底1000进行ρ型掺杂而获得的SSRW 1022^，ρ型器件可以包括对衬底1000进行η型掺杂而获得的SSRW 1022ρ^。这种SSRW可以自对准于栅堆叠下方，且处于沟道下方。具体地，SSRW的边缘可以与源/漏区(具体地，如下所述的源/漏延伸区)的边缘大致对准。
[0025]在SSRW中，可以形成有自对准于栅堆叠下方的嵌入补偿区(图13中未示出，可以参见图