具有栅沟槽下方的电荷补偿区的半导体器件的制作方法
【技术领域】
[0001]本申请涉及半导体器件并且特别地涉及用于在功率开关器件中改进开电阻与击穿电压之间的权衡的补偿技术。
【背景技术】
[0002]半导体晶体管、特别是诸如金属氧化物场效应晶体管(MOSFET)和绝缘栅双极型晶体管(IGBT)之类的场效应控制的开关器件已经用于多种多样的应用中，诸如电源、功率转换器、电动汽车和空调。这些应用中的许多是高功率应用，其要求晶体管能够容纳很大电流和/或电压。在高功率应用中，对器件的整体性能起实质作用的两个器件参数是开态电阻Ron和击穿电压Vbr。较低的开态电阻Rqn对于功率晶体管而言是合期望的特性，因为其使在器件处于正向传导状态时发生的电阻功率损耗(和对应的热量生成)最小化。同时，高击穿电压Vbr对于功率晶体管而言是合期望的特性，因为确保器件在存在大的反向电压的情况下将保持处于关闭状态。
[0003]由于垂直晶体管提供的有利的开态电阻Rqn和击穿电压Vbr特性的原因，这些器件常用于高功率应用中。垂直晶体管被配置成在垂直于半导体衬底表面的方向上传导电流。通常，这些器件在介于输出区(例如，源/漏区)之间的衬底中包括漂移区。通过降低漂移区的掺杂浓度，可以减小器件中雪崩击穿的可能性并且因此改进器件的反向阻断能力。然而，降低漂移区的掺杂浓度以增大的开态电阻Ron为代价，因为其降低了在器件处于开态时可用于传导的载流子浓度。
[0004]通过改进开态电阻Rqn与击穿电压Vbr之间的权衡，有可能在维持反向阻断能力的同时降低器件的开态电阻Ron。可替换地，对该权衡的改进可以用来向器件提供增大的反向阻断能力同时维持器件的开态电阻Ron。
[0005 ]用来有利地使晶体管中开态电阻Rqn与击穿电压Vbr之间的权衡偏移的一个技术牵涉利用补偿原理。补偿原理基于器件中电荷的相互补偿。可以在漂移区处或者靠近漂移区提供补偿结构以产生与在当器件被反向偏置时在漂移区中形成的空间电荷区中存在的那些载流子相反类型的载流子。
[0006]补偿原理在功率开关器件中的一个应用牵涉在器件中提供垂直延伸到漂移区中的场板。可以使这些场板偏置以使得它们在反向阻断状态下将补偿电荷引入到漂移区中。然而，场板在消除引起雪崩击穿的电场方面并不完全有效。
【发明内容】
[0007]公开了一种半导体器件。根据一个实施例，该半导体器件包括具有主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区的半导体衬底。第二和第三掺杂区形成于第一掺杂区中。第二掺杂区从主表面延伸到衬底中。第三掺杂区置于第一和第二掺杂区之间在主表面下方。第一和第二场板沟槽从主表面垂直延伸到布置在第一掺杂区中的底部。第一和第二场板分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘。栅沟槽侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过第二和第三掺杂区以使得沟槽底部布置在第一掺杂区中。栅电极布置在栅沟槽中与衬底介电绝缘。栅电极被配置成控制第三掺杂区中的导电沟道。补偿区带从栅沟槽底部垂直延伸更深入第一掺杂区中。补偿区带与栅沟槽侧向对齐。补偿区带沿着平行于主表面的器件的横截面平面邻近场板。第一和第二掺杂区具有第一传导类型，并且第三掺杂区和补偿区带具有第二传导类型。
[0008]公开了一种功率晶体管。根据一个实施例，该功率晶体管包括具有主表面和与主表面垂直间隔开的后表面、漂移区、源区和体区的半导体衬底。源区和体区形成于漂移区中。源区从主表面延伸到衬底中。体区置于源区与漂移区之间在主表面下方。第一和第二场板沟槽从主表面垂直延伸到布置在漂移区中的底部。第一和第二场板分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘。栅沟槽侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过源区和体区以使得栅沟槽具有布置在漂移区中的底部。栅电极布置在栅沟槽中并且与衬底介电绝缘。栅电极被配置成控制体区中的导电沟道。补偿区带从栅沟槽底部垂直延伸更深入漂移区中。补偿区带与栅沟槽侧向对齐。补偿区带沿着平行于主表面的器件的横截面平面邻近场板。
[0009]公开了一种形成半导体器件的方法。根据一个实施例，该方法包括形成具有主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区的半导体衬底。第二和第三掺杂区形成于第一掺杂区中。第二掺杂区从主表面延伸到衬底中。第三掺杂区置于第一和第二掺杂区之间在主表面下方。该方法进一步包括形成从主表面垂直延伸到布置在第一掺杂区中的底部的第一和第二场板沟槽。该方法进一步包括形成分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘的第一和第二场板。该方法进一步包括形成侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过第二和第三掺杂区以使得栅沟槽具有布置在第一掺杂区中的底部的栅沟槽。该方法进一步包括形成布置在栅沟槽中且与衬底介电绝缘的栅电极，所述栅电极被配置成控制第三掺杂区中的导电沟道。该方法进一步包括形成从栅沟槽底部垂直延伸更深入第一掺杂区中的补偿区带。执行所述方法以使得补偿区带与栅沟槽侧向对齐并且沿着平行于主表面的器件的横截面平面邻近场板。第一和第二掺杂区具有第一传导类型，并且第三掺杂区和补偿区带具有第二传导类型。
【附图说明】
[0010]图的元素不一定相对于彼此按比例。相同的参考数字标示对应的类似部件。各种图示的实施例的特征可以组合，除非它们相互排斥。各实施例在图中进行描绘并且在接着的描述中进行详述。
[0011]图1图示了根据一个实施例的具有置于一对补偿场板之间的沟槽-栅的半导体器件的横截面视图。
[0012]图2描绘了根据一个实施例的图1的器件中的沟槽-栅和场板的俯视视图配置。
[0013]图3描绘了根据另一个实施例的图1的器件中的沟槽-栅和场板的俯视视图配置。
[0014]图4描绘了根据一个实施例的具有布置在栅沟槽下方的补偿区带的半导体器件的横截面视图。
[0015]图5描绘了在具有补偿区带的器件与没有补偿区带的器件之间在漂移区中存在的电场的比较。
[0016]图6描绘了根据一个实施例的补偿区带的俯视视图配置。
[0017]图7描绘了根据另一个实施例的补偿区带的俯视视图配置。
[0018]图8描绘了根据另一个实施例的补偿区带的俯视视图配置。
[0019]图9描绘了根据一个实施例的具有用于使补偿区带与外部电极接触的接触结构的半导体器件的横截面视图。
[0020]图10-13描绘了根据一个实施例的用于在半导体衬底中形成自对齐栅沟槽和补偿区带的工艺序列。
【具体实施方式】
[0021]参考图1，描绘了电荷补偿半导体器件100的横截面视图。半导体器件100形成于半导体衬底102中。衬底102包括主表面104和与主表面104垂直间隔开的后表面106。也即，主表面104和后表面106彼此相对地布置。衬底102包括第一掺杂区108、第二掺杂区110和第三掺杂区112。第二和第三掺杂区110、112可以形成在第一掺杂区108内。例如，第一掺杂区108可以由轻掺杂外延层形成，并且第二和第三掺杂区110、112可以是比第一掺杂区108更高掺杂的注入区或扩散区。第二掺杂区110从主表面104延伸到衬底102中。第三掺杂区112置于第一和第二掺杂区108、110之间在主表面104下方。第一和第二掺杂区108、110具有第一传导类型多数载流子浓度(例如，η型)并且第三掺杂区112具有第二传导类型多数载流子浓度(例如，P型)。因此，器件100在主表面104下方包括两个p-n结。第一 p-n结114介于第一和第三掺杂区108、112之间在主表面104下方，并且第二 p-n结116介于第二和第三掺杂区110、112之间在主表面104下方。
[0022]根据一个实施例，器件100是η沟道M0SFET，在其中第一掺杂区108是η型漂移区，第二掺杂区110是η型源区，并且第三掺杂区112是P型体区。该器件进一步包括从后表面106延伸到半导体衬底102中的η型漏区118。漏区118或者直接地或者间接地耦接到漂移区108。例如，可以将比漂移区108更高掺杂的η型场截止区(未示出)置于漏区118与漂移区108之间。
[0023]器件100可以被配置为垂直器件，具有从主表面104垂直延伸到半导体衬底102中的栅沟槽120。栅沟槽120垂直延伸通过源区110并且通过体区112以使得沟槽120的底部布置在漂移108中。栅沟槽120直接邻近第一和第二p-n结114、116。
[0024]栅电极122布置在栅沟槽120中。栅电极122由诸如多晶硅或导电金属(例如，铝或钨)之类的导电材料形成。栅电极122通过栅电介质124与衬底102介电绝缘。栅电介质124可以是形成于栅沟槽120中的一层氧化物，诸如S12。
[0025]栅沟槽120侧向布置在第一和第二场板沟槽126之间。第一和第二场板沟槽126从主表面104垂直延伸到半导体衬底102中。第一和第二场板沟槽的底部布置在漂移区108中。
[0026]第一和第二场板130分别布置在第一和第二场板沟槽126中。第一和第二场板130由诸如多晶硅或传导性金属(例如，铝或钨)之类的导电材料形成。第一和第二场板130通过场电介质134与衬底102介电绝缘。场电介质134可以是形成于场板沟槽126中