半导体结构及其制作方法
【技术领域】
[0001]本发明涉及一种半导体制作工艺，特别涉及一种在内间隙壁形成之后，额外对鳍状结构进行一缩减步骤，之后才形成外间隙壁，以保护鳍状结构与栅极结构的半导体制作工艺。
【背景技术】
[0002]为了能增加半导体结构的载流子迀移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth, SEG)技术于一娃基底内形成晶格排列与该娃基底相同之外延结构，例如娃锗(silicon germanium, SiGe)外延结构。利用娃锗外延结构的晶格常数(lattice constant)大于该娃基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迀移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide, SiC)外延结构，对栅极通道区产生伸张应力。
[0003]前述方法虽然可以有效提升通道区的载流子迀移率，却导致整体制作工艺的复杂度以及制作工艺控制的难度，尤其是在半导体元件尺寸持续缩小的趋势下，容易因为制作过程产生的缺失，造成漏电流增加并损及元件的品质及效能。
【发明内容】
[0004]本发明提供一种半导体结构，包含有一基底，该基底上具有一鳍状结构，一栅极结构，跨越于部分该鳍状结构上，其中该鳍状结构被该栅极结构覆盖的顶面定义为一第一顶面，该鳍状结构未被该栅极结构覆盖的顶面定义为一第二顶面，且该第一顶面高于该第二顶面，以及一间隙壁，覆盖于该鳍状结构的第二顶面以及侧壁，以及覆盖部分该栅极结构的侧壁。
[0005]本发明还提供一种半导体结构的制作方法，至少包含以下步骤:首先，提供一基底，基底上有一鳍状结构，并有一栅极结构跨越该鳍状结构，一内间隙壁形成于该栅极结构的两侧壁，此外该内间隙壁还部分覆盖该鳍状结构的一顶面上以及部分侧壁，接着，对该鳍状结构进行一缩减步骤，部分移除该鳍状结构的顶面以及侧壁，其中，缩减后的该鳍状结构，未被该栅极结构覆盖的顶面定义为一第二顶面，并产生一空隙位于该第二顶面以及该内间隙壁的一底面之间，然后形成一外间隙壁，至少覆盖于该第二顶面上以及该空隙中。
[0006]本发明的特征在于，在内间隙壁形成之后，额外对鳍状结构进行一缩减步骤，因此未被栅极结构覆盖的鳍状结构，其宽度与高度都缩小，也因此在内间隙壁的正下方产生一空隙，而后续形成的外间隙壁则填入空隙中，并且直接接触鳍状结构的侧壁。如此一来，可有效保护鳍状结构本体与栅极结构，避免受到后续其他制作工艺的破坏，例如后续外延制作工艺所包含的预清洗步骤等，进而影响半导体结构的品质。
【附图说明】
[0007]图1?图8为本发明的半导体结构的立体结构示意图；
[0008]图5A为图5中沿着剖面线A-A’所得的半导体结构剖视图；
[0009]图6A为图6中沿着剖面线B-B’所得的半导体结构剖视图；
[0010]图7A为图7中沿着剖面线C-C’所得的半导体结构剖视图。
[0011]主要元件符号说明
[0012]100 基底
[0013]102鳍状结构
[0014]104绝缘层
[0015]106栅极结构
[0016]108栅极介电层
[0017]110栅极导电层
[0018]112帽盖层
[0019]114 介电层
[0020]116内间隙壁
[0021]118外间隙壁
[0022]120 空隙
[0023]122外延层
[0024]El蚀刻步骤
[0025]E2缩减步骤
[0026]E3蚀刻步骤
[0027]E4外延制作工艺
[0028]Tl 第一顶面
[0029]T2第二顶面
[0030]B1、B2 底面
[0031]H1、H2 高度
[0032]WU W2 宽度
[0033]SI 侧壁
[0034]R 凹槽
[0035]P交界处
【具体实施方式】
[0036]为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
[0037]为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所公开的范围，在此容先叙明。
[0038]请参考图1?图8，其绘示制作本发明的半导体结构的立体结构示意图。如图1所示，提供一基底100，基底100包括块状基底，材质例如为硅基底、硅锗基底、碳化硅基底，或由其他半导体材料制成的基底，但不限于此。接着，一掩模层(图未示)形成于基底100上，其中掩模层可能包括一氧化层(图未示)以及一氮化层(图未示)的叠层结构。接着进行一曝光显影步骤，对上述掩模层进行曝光、显影与蚀刻步骤，接着再以图案化后的掩模层为保护掩模，对基底100进行另外一蚀刻步骤，在基底100上形成至少一鳍状结构102。接着，形成一绝缘层104于基板100上，并且位于鳍状结构102的两侧，其中绝缘层104例如依序通过一沉积步骤、一平坦化步骤与一回蚀刻步骤所形成，而绝缘层104可作为后续步骤中的浅沟隔离(shallow trench isolat1n, STI)使用。接着，将上述掩模层移除。
[0039]在本发明的另外一实施例中(图未示)，基底可以是一个绝缘覆硅基底(silicon-on-1nsulator, SOI)，在此情况下，绝缘覆娃基底上可直接通过蚀刻步骤形成鳍状结构，而不需要另外形成浅沟隔离。除此之外，本发明的鳍状结构也可能由不同方式所形成，在此不一一列举。为了方便说明，后续的附图将以图1所绘的半导体结构为例说明，但两者都属于本发明的涵盖范围内。此外，本发明虽以一个鳍状结构为例说明，但是本发明也可以应用到具有多个鳍状结构的半导体结构中。
[0040]接着，如图2所示，形成一栅极结构106于基底100上，横跨鳍状结构102，且部分覆盖鳍状结构102。形成栅极结构106的方法可能包含以下步骤:首先，依序形成一栅极介电材料层(图未示)、一栅极导电材料层(图未示)以及一帽盖材料层(图未示)，然后，以一图案化光致抗蚀剂或是一图案化掩模为保护，进行一蚀刻步骤，图案化上述的栅极介电层、栅极材料层以及帽盖材料层，以形成栅极结构106。其中，栅极结构106包含有一栅极介电层108、一栅极导电层110以及一帽盖层112，之后将上述的图案化光致抗蚀剂或是图案化掩模移除。其中，栅极介电层108的材料可以包括氧化硅(S1)、氮化硅(SiN)、氮氧化娃(S1N)，或包含介电常数大于4的介电材料，例如选自氧化給(hafnium oxide，Hf02)、娃酸給氧化合物(hafnium silicon oxide，HfS14)、娃酸給氮氧化合物(hafnium siliconoxynitride，HfS1N)、氧化招(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化组(