tantalum oxide，Ta2O5)、氧化?乙(yttrium oxide，Y2O3)、氧化,告(zirconium oxide，ZrO2)、钦酸锁(strontium titanate oxide，SrT13)、娃酸错氧化合物(zirconium siliconoxide，ZrS14)、错酸給(hafnium zirconium oxide, HfZrO4)、锁祕组氧化物(strontiumbismuth tantalate, SrBi2Ta2O9, SBT)、,告钦酉爱铅(lead zirconate titanate, PbZrxTi1 x03,PZT)、钛酸钡锁(barium strontium titanate, BaxSr1 xTi03, BST)、或其组合所组成的群组。栅极导电层110的材料可以包括未掺杂的多晶硅、重掺杂的多晶硅、或是单层或多层金属层，金属层例如功函数金属层，阻挡层和低电阻金属层等。帽盖层112可包括单层结构或多层的介电材料，例如氧化娃(S1)、氮化娃(SiN)、碳化娃(SiC)、碳氮化娃(SiCN)，氮氧化娃(S1N)或者其组合。
[0041]在本实施例中，栅极结构106中的栅极介电层108材质为氧化娃，栅极导电层110材质为掺杂多晶硅，而帽盖层112材质为氮化硅层和氧化硅层的层叠结构，但不限于此。本发明还可能使用其余不同种金属栅极制作工艺，例如栅极优先制作工艺(gate-firstprocess)，高介电常数优先制作工艺(high_k first process)与后栅极制作工艺(gate-last process)的整合等等。此外，目前的栅极结构106材质为多晶娃，也可通过后续的取代金属栅极制作工艺(replacement metal gate, RMG)，将多晶娃层取代为金属层。
[0042]接着如图3所示，一介电层114全面性覆盖于基底100上的鳍状结构102上、绝缘层104上以及栅极结构106上。介电层114材料可包括介电质，例如氧化娃(S1)，氮化娃(SiN)，碳化硅(SiC)，碳氮化硅(SiCN)，氮氧化硅的单层结构或多层结构或者其组合。此夕卜，介电层114的材料优选与帽盖层112不同。因此，在本实施例中，介电层114是由碳氮化娃(SiCN)通过原子层沉积(atomic layer deposit1n, ALD)工艺所形成，但不限于此。
[0043]接下来，如图3?图4所示，进行一蚀刻步骤E1，以移除部分的介电层114，剩余介电层114形成一内间隙壁116。第一蚀刻过程El可以通过干蚀刻，湿蚀刻，或上述的组合形成。在本实施例中，第一蚀刻步骤El的使用甲基氟化铵(CH3F)和氧(O2)为蚀刻气体。此夕卜，内间隙壁116沿着帽盖层112的方向排列，并且有部分重叠在鳍状结构102的顶面上，更清楚说明，内间隙壁116可以视作栅极结构的间隙壁，围绕在栅极结构106的周围，不但覆盖栅极结构106的侧壁，且同时部分覆盖位于栅极结构106邻近的鳍状结构102上，尤其是覆盖鳍状结构102的部分顶面。
[0044]值得注意的是，本发明的鳍状结构102，可以在进行蚀刻步骤El的同时被曝露出来，或是在蚀刻步骤El之后，另外进行一额外的蚀刻步骤，然后将鳍状结构102曝露出来，尤其是对于该些未被栅极结构106所覆盖，也不位于内间隙壁116的形成范围内的鳍状结构，其上方的介电层114将被移除，因此鳍状结构102可以被曝露出来。此外，如图4所示，从基底100的顶面到鳍状结构102顶面的垂直高度，定义为H1。
[0045]接下来，请参考图5与图5A，其中图5A绘示图5中沿着剖面线A_A’所得的半导体结构剖视图。如图5所示，在内间隙壁116完成之后，对该曝露出的鳍状结构102进行一缩减步骤E2，以部分移除鳍状结构102所曝露出的顶面以及侧壁，换句话说，经过缩减步骤E2，所曝露的鳍状结构102的高度与宽度都较原先形成于基底100上的鳍状结构102(如图1所示的鳍状结构102)减少。优选地，本发明中，鳍状结构102在缩减步骤E2中所减少的高度或宽度为原先鳍状结构102的高度或宽度的5%?10%。在此定义本发明中原先鳍状结构102被栅极结构106所覆盖的顶面为第一顶面Tl，而经过缩减步骤E2后，所曝露出的鳍状结构102顶面为第二顶面T2，其中第二顶面T2的高度比起第一顶面Tl低。此外，请一并参考上述图4，由基底100的顶面到第一顶面Tl的垂直高度为H1，由基底100的顶面到第二顶面T2的垂直高度为H2，而H2与Hl的比值，优选介于0.9?0.95之间。另外在本发明中，由于内间隙壁116有部分覆盖于鳍状结构102上，接着鳍状结构102在缩减步骤E2中被部分移除，因此，将原先位于鳍状结构102顶部的内间隙壁116的底面定义为底面BI，底面BI与第二顶面T2之间会产生一空隙120 (如图5A所示)，空隙120曝露出鳍状结构102中，位于第一顶面Tl与第二顶面T2之间的一侧壁SI。如图5所示，定义本发明中原先鳍状结构102的宽度为W1，而经过缩减步骤E2后，所曝露出的鳍状结构102的宽度为W2，W2与Wl的比值，优选介于0.9?0.95之间。
[0046]值得注意的是，上述缩减步骤E2可能包含以下方法:其中之一是利用一干蚀刻步骤直接蚀刻鳍状结构102，上述干蚀刻步骤例如为一可选择性移除鳍状结构的蚀刻步骤，因此可能是各向同性蚀刻或是各向异性蚀刻，此外，若上述干蚀刻步骤为一各向异性蚀刻，使用干蚀刻进行缩减步骤E2时，则鳍状结构102的顶面比起鳍状结构102的侧壁，被蚀刻的程度可能会较大。举例来说，使用各向异性干蚀刻进行缩减步骤E2时，H2与Hl的比值例如为0.9，W2与Wl的比值例如为0.95。另一个进行缩减步骤E2的方法为先对鳍状结构102所曝露的表面进行一氧化步骤，例如利用临场蒸气产生技术(in situ steam generat1n，ISSG)，以共形地(conformally)形成一氧化层后，再利用一蚀刻步骤选择性移除该氧化层，以达成鳍状结构102的缩减。上述先形成氧化层之后才进行的蚀刻步骤不限于干蚀刻或是湿蚀刻，例如湿蚀刻可使用稀释氢氟酸(Dilute HF, DHF)作为蚀刻剂，干蚀刻可使用SiConi?蚀刻制作工艺，选择性移除鳍状结构102表面的氧化层，由于该氧化层是共形地形成在鳍状结构102表面，因此进行缩减步骤E2之后，鳍状结构102的顶面与鳍状结构102的侧壁相比，被蚀刻的程度可能接近甚至相等。
[0047]接着请参考图6与图6A，其中图6A绘示图6中沿着剖面线B_B’所得的半导体结构剖视图。如图6所示，在进行缩减步骤E2之后，再次形成一外间隙壁118，其中外间隙壁118的制作方法与上述内间隙壁116的制作方法类似，简单来说，包括全面性形成一介电层(图未示)于基底100表面的鳍状结构102、绝缘层104以及栅极结构106上，再利用一蚀刻步骤移除部分的介电层。其他外间隙壁118的材料与制作工艺方法类似上述内间隙壁116的材料与制作工艺方法，所以在此不再另外赘述。此外，若基底100上包含有其他半导体元件(例如同时包含有PMOS区域与NMOS区域)，可以仅在特定区域形成外间隙壁。举例来说，假设欲在PMOS区域形成外间隙壁，而不在NMOS区域形成外间隙壁118，如此可在全面性覆盖上述的介电层之后，再利用一光致抗蚀剂层将NMOS区覆盖。如此一来，在蚀刻步骤进行之后，仅有PMOS区域会形成外间隙壁118，而NMOS区域则被介电层所保护，上述步骤也属于本发明的涵盖范围内。
[0048]完成外间隙壁的制作之后，外间隙壁