线等一)数据线6a(源电极6al)和中继电极5a(漏电极5al)被设置在第三层中。数据线6a和中继电极5a由诸如金属之类的导电材料配置而成，并且具有双层结构，例如一层由铝形成，一层由氮化钛形成。数据线6a和源电极6al—体地形成，与TFT 30的高浓度源区Id接触的部分为源电极6aI。中继电极5a和漏电极5aI—体地形成，与TFT 30的高浓度漏区I e接触的部分为漏电极5al。
[0099](第二层与第三层之间的配置一第一层间绝缘膜一)例如由氧化硅或氮化硅形成的第一层间绝缘膜41被设置在栅电极3a与数据线6a之间。用于电连接TFT 30的高浓度源区Id与源电极6aI的接触孔81、以及用于电连接TFT 30的高浓度漏区I e与漏电极5aI的接触孔83被设置在第一层间绝缘膜41中。
[0100](第四层的配置一附加电容器等一)附加电容器70被设置在第四层中。附加电容器70由上电极73(作为与像素电极9a连接的像素电位侧电容器电极)、下电极71 (作为固定电位侧电容器电极)、介电层72(介于上电极73与下电极71之间)等配置而成。根据附加电容器70，可以显著增加像素电极9a中的电位保持特性。
[0101]上电极73例如由诸如金属之类的导电材料配置而成，并且具有使像素电极9a与中继电极5a中继和连接的功能。上电极73经由接触孔89与像素电极9a连接，并且经由接触孔85、中继电极5a和接触孔83与TFT 30的高浓度漏区I e连接。
[0102]下电极71例如由诸如金属之类的导电材料配置而成，并且具有双层结构，例如一层由铝形成，一层由氮化钛形成。下电极71的主线部分在扫描线Ila的设置方向上延伸，并且是电容器线60。换言之，下电极71和电容器线60具有相同的电位(固定电位)。
[0103]作为介电层72，可以使用诸如氮化娃、氧化娃、氧化給、氧化铝和氧化钽之类的单层膜，也可以使用多层膜(其中这些单层膜当中的至少两种或更多种的单层膜进行层叠)。
[0104](第三层与第四层之间的配置一第二层间绝缘膜一)例如由氮化硅或氧化硅配置而成的第二层间绝缘膜42被设置在一边的数据线6a及中继电极5a与另一边的附加电容器70之间。用于电连接中继电极5a与上电极73的接触孔85被设置在第二层间绝缘膜42中。
[0105](第五层以及第四层与第五层之间的配置一像素电极等一)像素电极9a被设置在第五层中。针对每个像素P以岛状图案形成像素电极9a，取向膜18被设置在像素电极9a上。然后，例如由氮化硅、氧化硅等形成的第三层间绝缘膜43被设置在像素电极9a与附加电容器70之间。用于电连接像素电极9a与上电极73的接触孔89被设置在第三层间绝缘膜43中。
[0106]在此，上述半导体电路(数据线驱动电路101、采样电路7、扫描线驱动电路104等)和静电防护电路300具有与上述像素P相同的配线层结构，并且通过与像素P相同的过程(相同的机会)形成。
[0107](静电防护电路的概要)图5是静电防护电路的电路图。下面参考图5描述根据该实施例的静电防护电路300的概要。
[0108]如图5所示，静电防护电路300设置有第一静电防护电路301和第二静电防护电路302。此外，第一静电防护电路301设置有第一 P型晶体管310-1和第一 η型晶体管330-1。第二静电防护电路302设置有第二 P型晶体管310-2和第二 η型晶体管330-2。
[0109]构成第一静电防护电路301的第一P型晶体管310-1和第一 η型晶体管330-1与低电位电源配线VSS、高电位电源配线VDD以及信号配线SL进行电连接。详细而言，第一P型晶体管310-1与信号配线SL以及高电位电源配线VDD进行电连接。第一 η型晶体管330-1与低电位电源配线VSS以及信号配线SL进行电连接。
[0110]构成第二静电防护电路302的第二P型晶体管310-2和第二 η型晶体管330-2与低电位电源配线VSS和高电位电源配线VDD进行电连接。
[0111]在η型晶体管330-1和330-2中，低电位侧为源，高电位侧为漏。在下面的描述中，在η型晶体管330-1和330-2的源和漏中，与低电位电源配线VSS进行电连接的侧被称为源334-1和334-2。在η型晶体管330-1和330-2的源和漏中，不与低电位电源配线VSS进行电连接的侧被称为漏335-1和335-2。
[0112]在P型晶体管310_1和310-2中，尚电位侧为源，低电位侧为漏。在下面的描述中，在P型晶体管310-1和310-2的源和漏中，与高电位电源配线VDD进行电连接的侧被称为源314-1和314-2。在P型晶体管310-1和310-2的源和漏中，不与高电位电源配线VDD进行电连接的侧被称为漏315-1和315-2。
[0113]在η型晶体管330-1和330-2中，源334-1和334-2与栅333-la和333-2a连接，并且源334-1和334-2与栅333-la和333-2a具有相同的电位。在η型晶体管330-1和330-2中，电阻根据栅333-la和333-2a相对于漏335-1和335-2的电位而变化。也就是说，当栅333-la和333-2a相对于漏335-1和335-2具有正电位时，η型晶体管330-1和330-2处于导通状态(接通状态)。当栅333-la和333-2a相对于漏335-1和335-2具有负电位时，η型晶体管330-1和330-2处于非导通状态(关断状态)。
[0114]在此，η型晶体管330-1和330-2的源334-1和334-2是本发明中的“源或漏中的一者，，的例子。
[0115]在P型晶体管310-1和310-2中，源314-1和314-2与栅313-la和313-2a连接，并且源314-1和314-2与栅313-la和313-2a具有相同的电位。在P型晶体管310-1和310-2中，电阻根据栅313-la和313-2a相对于漏315-1和315-2的电位而变化。也就是说，当栅313-la和313-2a相对于漏315-1和315-2具有负电位时，P型晶体管310-1和310-2处于导通状态(接通状态)。当栅313-la和313-2a相对于漏315-1和315-2具有正电位时，P型晶体管310-1和310-2处于非导通状态(关断状态)。
[0116]在此，P型晶体管310-1和310-2的源314-1和314-2是本发明中的“源或漏中的一者，，的例子。
[0117]第一 η型晶体管330-1的栅333-la(源334-1)与低电位电源配线VSS进行电连接。第一η型晶体管330-1的漏335-1与信号配线SL进行电连接。
[0118]在此，第一η型晶体管330-1的漏335-1是本发明中的“源或漏中的另一者”的例子。
[0119]第一 P型晶体管310-1的栅313-la(源314-1)与高电位电源配线VDD进行电连接。第一P型晶体管310-1的漏315-1与信号配线SL进行电连接。
[0120]在此，第一P型晶体管310-1的漏315-1是本发明中的“源或漏中的另一者”的例子。
[0121]第二 η型晶体管330-2的栅333-2a(源334-2)与低电位电源配线VSS进行电连接。第二η型晶体管330-2的漏335-2与高电位电源配线VDD进行电连接。
[0122]在此，第二P型晶体管330-2的漏335-2是本发明中的“源或漏中的另一者”的例子。
[0123]第二 P型晶体管310-2的栅313-2a(源314-2)与高电位电源配线VDD进行电连接。第二 P型晶体管310-2的漏315-2与低电位电源配线VSS进行电连接。
[0124]在此，第二P型晶体管310-2的漏315-2是本发明中的“源或漏中的另一者”的例子。
[0125](静电防护电路的配置)图6是示出静电防护电路的每个配置的设置的示意性平面图。图7是示出沿着图6中的线VI1-VII截取的第一静电防护电路的结构的示意性截面图。图8A是示出沿着图6中的线VIIIA-VIIIA截取的第二静电防护电路(形成有第二p型晶体管的区域)的结构的示意性截面图。图8B是示出沿着图6中的线VIIIB-VIIIB截取的第二静电防护电路(形成有第二 η型晶体管的区域)的结构的示意性截面图。
[0126]首先参考图6描述静电防护电路300的平面配置。
[0127]如图6所示，静电防护电路300由第一静电防护电路301和第二静电防护电路302配置而成。第一η型晶体管330-1和第一P型晶体管310-1在第一静电防护电路301中以线性对称的方式设置，以便插入信号配线SL。第二 η型晶体管330-2和第二 p型晶体管310-2在第二静电防护电路302中沿着低电位电源配线VSS和高电位电源配线VDD设置。
[0128]在此，第一静电防护电路301具有与本领域的公知技术(JP-A-2006-18165)中的静电防护电路500 (图16)相同的配置，并且第二静电防护电路302具有与本领域的公知技术中的静电防护电路500不同的配置。
[0129]在第一静电防护电路301的第一η型晶体管330-1中，半导体层331-1具有矩形形状，并且具有高浓度漏区331-le、沟道区331-la和高浓度源区331-ld。第一 η型晶体管330-1的沟道在半导体层331-1(沟道区331-la)与栅电极333-1(栅333-la)重叠的区域中形成。第一η型晶体管330-1的沟道宽度为Wl，沟道长度为LI。
[0130]高浓度源区331-ld的一部分与低电位电源配线VSS重叠，接触孔CTS-1a被设置在该重叠的部分中。高浓度漏区331-le的一部分与信号配线SL重叠，接触孔CTD-1a被设置在该重叠的部分中。栅电极333-1被设置为与半导体层331-1的沟道区331-la以及低电位电源配线VSS重叠。与半导体层331-1的沟道区331-la重叠的部分中的栅电极333-1为栅333-la。栅电极333-1具有U型形状，并且不与高浓度源区331-ld重叠。接触孔CTG-1a被设置在栅电极333-1与低电位电源配线VSS重叠的部分中。
[0131]在第一静电防护电路301的第一P型晶体管310-1中，半导体层311-1具有矩形形状，并且具有高浓度漏区311-le、沟道区311-la和高浓度源区311-ld。第一 P型晶体管310-1的沟道在半导体层311-1(沟道区311-la)与栅电极313-1(栅313-la)重叠的区域中形成。第一P型晶体管310-1的沟道宽度为Wl，沟道长度为LI。
[0132]高浓度漏区311-1e的一部分与信号配线SL重叠，接触孔CTD-1b被设置在该重叠的部分中。高浓度源区311-ld的一部分与高电位电源配线VDD重叠，接触孔CTS-1b被设置在该重叠的部分中。栅电极313-1被设置为与半导体层311-1的沟道区311-la以及高电位电源配线VDD重叠。与半导体层311-1的沟道区311-la重叠的部分中的栅电极333-1为栅313-la。栅电极313-1具有U型形状，并且不与高浓度源区311-ld重叠。接触孔CTG-1b被设置在栅电极313-1与高电位电源配线VDD重叠的部分中。
[0133]在第二静电防护电路302的第二η型晶体管330-2中，半导体层331-2具有矩形形状，并且具有高浓度漏区331-2e、沟道区331-2a和高浓度源区331-2d。第二 η型晶体管330-2的沟道在半导体层331-2(沟道区331-2a)与栅电极333-2(栅333-2a)重叠的区域中形成。第二η型晶体管330-2的沟道宽度为Wl，沟道长度为L2。
[0134]第二η型晶体管330-2和第一η型晶体管330-1具有相同的沟道宽度Wl。第二η型晶体管330-2的沟道长度L2比第一η型晶体管330-1的沟道长度LI长。详细而言，第二η型晶体管330-2的沟道长度L2是第一 η型晶体管330-1的沟道长度LI的120%，或者比第一 η型晶体管330-1的沟道长度LI的120%长。当沟道宽度相同时，η型晶体管的电阻值与沟道长度成比例地增加(具有较高的电阻)。因此，与第一η型晶体管330-1相比，第二η型晶体管330-2具有更高的电阻。
[0135]第二η型晶体管330-2的高浓度漏区331-2e的一部分与高电位电源配线VDD重叠，接触孔CTD-2a被设置在该重叠的部分中。高浓度源区331-2d的一部分与低电位电源配线VSS重叠，接触孔CTS-2a被设置在该重叠的部分中。栅电极333-2被设置为与半导体层331-2的沟道区331-2a以及低电位电源配线VSS重叠。与半导体层331-2的沟道区331-2a重叠的部分中的栅电极333-2为栅333-2a。低电位电源配线VSS向半导体层331-2侧伸出，以具有在平面视图中与半导体层331-2的高浓度源区331-2d及栅电极333-2重叠的部分。接触孔CTG-2a被设置在低电位电源配线VSS与栅电极333-2重叠的部分中。
[0136]在第二静电防护电路302的第二P型晶体管310-2中，半导体层311-2具有矩形形状，并且具有高浓度漏区311-2e、沟道区311-2a和高浓度源区311-2d。第二 P型晶体管310-2的沟道在半导体层311-2(沟道区311-2a)与栅电极313-2(栅313-2a)重叠的区域中形成。第二P型晶体管310-2的沟道宽度为Wl，沟道长度为L2。
[0137]第二P型晶体管310-2和第一P型晶体管310-1具有相同的沟道宽度Wl。第二P型晶体管310-2的沟道长度L2比第一P型晶体管310-1的沟道长度LI长。详细而言，第二P型晶体管310-2的沟道长度L2是第一 P型晶体管310-1的沟道长度LI的120%，或者比第一 P型晶体管310-1的沟道长度LI的120%长。当沟道宽度相同时，P型晶体管的电阻值与沟道长度成比例地增加(具有较高的电阻)。因此，与第一P型晶体管310-1相比，第二P型晶体管310-2具有更高的电阻。
[0138]高浓度漏区311_2e的一部分与低电位电源配线VSS重叠，接触孔CTD_2b被设置在该重叠的部分中。高浓度源区311-2d的一部分与高电位电源配线VDD重叠，接触孔CTS-2b被设置在该重叠的部分中。栅电极313-2被设置为与半导体层311-2的沟道区311-2a以及高电位电源配线VDD重叠。与半导体层311-2的沟道区311-2a重叠的部分中的栅电极313-2为栅
313-2a。高电位电源配线VDD向半导体层311-2侧伸出，以具有在平面视图中与半导体层311-2的高浓度源区311-2d以及栅电极313-2重叠的部分。接触孔CTG-2b被设置在高电位电源配线VDD与栅电极313-2重叠的部分中。
[0139]如上所述，第二η型晶体管330-2与第一 η型晶体管330-1相比具有更高的电阻。第二P型晶体管310-2与第一 P型晶体管310-1相比具有更高