一种具有静电防护结构的移位寄存器及asg驱动电路的制作方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种具有静电防护结构的移位寄存器及ASG驱动电路。
【背景技术】
[0002]ESD(Electro-Static discharge)中文简称静电释放，是电子行业领域普遍存在的现象，其对电子产品造成的破坏和损伤有突发性损伤和潜在性损伤两种。所谓突发性损伤，指的是器件被严重损坏，功能丧失。这种损伤通常能够在生产过程中的质量检测中能够发现，因此给工厂带来的主要是返工维修的成本。而潜在性损伤指的是器件部分被损，功能尚未丧失，且在生产过程的检测中不能发现，但在使用当中会使产品变得不稳定，时好时坏，因而对产品质量构成更大的危害。
[0003]目前，在现有的电路中，特别是移位寄存器电路中，所有线路均无ESD释放途径。在移位寄存器电路中，首尾的触发信号端只与前后级的移位寄存器连接，整体路径面积较小，容易造成电荷累积导致电路失效。
【实用新型内容】
[0004]为解决上述问题，本实用新型提供一种具有静电防护结构的移位寄存器，包括一静电防护结构、上拉模块、下拉模块、输出模块、复位模块；
[0005]其中，
[0006]所述上拉模块包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；
[0007]所述下拉模块包括第四薄膜晶体管和第一电容；
[0008]所述输出模块包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第二电容；
[0009]所述复位模块包括第八薄膜晶体管和第九薄膜晶体管。
[0010]—种ASG驱动电路，包括至少一级上述级联的具有静电防护结构的移位寄存器，其中，所述第二薄膜晶体管的控制端接收的所述触发信号为下一级移位寄存器的输出信号。
[0011]与现有技术相比，本实用新型的技术方案具有至少以下优点之一:在电路中增加了一种静电防护结构，主要由一开关元件构成，用于增加漏电路径。当电路中电荷大量累积或者电压突然变化时，开关元件进行导通，静电向低电平端进行导走。此外，开关元件通过一控制信号进行间断性闭合，保证了所需要保护的电路在整个工作过程中都有漏电途径形成，降低了被静电击伤的可能性。
[0012]在移位寄存器驱动电路中增加了上述防静电结构，主要设置在触发信号输入端，用于防止电荷累积过大对触发信号端的击伤影响。增加静电防护结构，能够增加驱动电路的漏电途径，有效保护了相关驱动电路。
【附图说明】
[0013]图1为本实用新型实施例提供的一种具有静电防护结构的移位寄存器的电路模块示意图；
[0014]图2为本实用新型实施例提供的一种具有静电防护结构的移位寄存器的电路结构图；
[0015]图3为本实用新型实施例提供的另一种具有静电防护结构的移位寄存器的电路结构图；
[0016]图4为本实用新型提供的一种ASG驱动电路的时序图；
[0017]图5为本实用新型提供的一种ASG驱动电路的结构图。
【具体实施方式】
[0018]下面将结合示意图对本实用新型的一种具有静电防护结构的移位寄存器及驱动电路进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。
[0019]图1为本实用新型实施例提供的一种具有静电防护结构的移位寄存器的电路模块示意图，包括一种静电防护结构5、上拉模块1、下拉模块3、输出模块4、复位模块2。
[0020]其中，上拉模块I电连接触发信号输入端IN、高电平信号输入端H以及低电平信号输入端L;下拉模块3电连接第二时钟信号输入端CKV2;输出模块4电连接第一时钟信号输入端CKV1、第二时钟信号输入端CKV2、低电平信号输入端L以及控制信号输出端GOUT;复位模块2电连接复位信号输入端RESET。
[0021]静电防护结构5与上拉模块I电连接，用于保护上拉模块I中的触发信号输入端IN。
[0022]图2为本实用新型实施例提供的一种具有静电防护结构的移位寄存器的电路结构图，结合图1与图2，上拉模块I包括第一薄膜晶体管M1、第二薄膜晶体管M2以及第三薄膜晶体管M3，下拉模块3包括第四薄膜晶体管M4和第一电容Cl，输出模块4包括第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7以及第二电容C2，复位模块2包括第八薄膜晶体管M8和第九薄膜晶体管M9。
[0023]第一薄膜晶体管Ml的控制端电连接触发信号输入端IN，第一薄膜晶体管Ml的第一端电连接高电平信号输入端H，第一薄膜晶体管Ml的第二端电连接上拉节点PU。
[0024]第二薄膜晶体管M2的控制端接收触发信号，该触发信号与触发信号输入端IN所输出的信号不同。第二薄膜晶体管M2的第二端电连接上拉节点PU，第二薄膜晶体管M2的第一端电连接低电平信号输入端L。
[0025]第三薄膜晶体管M3的控制端电连接下拉节点H)，第三薄膜晶体管M3的第二端电连接上拉节点PU，第三薄膜晶体管M3的第一端电连接低电平信号输入端L。
[0026]静电保护结构5与上拉模块I电连接，其中，静电防护结构5包括一开关元件MO，开关元件MO的控制端电连接控制信号S，开关元件MO的第一端电连接触发信号输入端IN，开关元件MO的第二端电连接低电平信号输入端L。该开关元件MO主要用于保护触发信号输入端IN。如果没有设置开关元件MO，当静电在触发信号输入端IN过度累积后，静电会击伤触发信号输入端IN，造成整个移位寄存器无法使用。静电防护结构5，通过控制信号S将开关元件MO导通，此时在触发信号输入端IN累积的静电可以通过开关元件MO的第一端向第二端流动，第二端点连接低电平信号输入端L或者接地。
[0027]优选的，当开关元件MO的第二端电连接低电平信号输入端L时，开关元件MO可以将瞬间高电压高电流导入参考电压线中，从而避免了该线路中的各个器件因高电压或高电流击穿而导致失效的问题。
[0028]下拉模块3包括第四薄膜晶体管M4以及第一电容Cl，第一电容Cl的第一极板电连接第二时钟信号输入端CKV2，第一电容Cl的第二极板电连接所述下拉节点H)。
[0029]第四薄膜晶体管M4的控制端电连接上拉节点PU，第四薄膜晶体管M4的第二端电连接下拉节点ro，第四薄膜晶体管M4的第一端电连接低电平信号输入端L。
[0030]输出模块4包括第二电容C2、第五薄膜晶体管M5、第六薄膜晶体管M6以及第七薄膜晶体管M7。第二电容C2的第一极板电连接所述上拉节点PU，所述第二电容C2的第二极板电连接所述控制信号输出端GOUT。
[0031]第五薄膜晶体管M5的控制端电连接上拉节点PU，第五薄膜晶体管M5的第一端电连接第二时钟信号输入端CKV2，第五薄膜晶体管M5的第二端电连接控制信号输出端GOUT。
[0032]第六薄膜晶体管M6的控制端电连接下拉节点H)，第六薄膜晶体管M6的第一端电连接低电平信号输入端L，第六薄膜晶体管M6的第二端电连接控制信号输出端GOUT。
[0033]第七薄膜晶体管M7的控制端电连接第一时钟信号输入端CKVl，第七薄膜晶体管M7的第一端电连接低电平信号输入端L，第七薄膜晶体管M7的第二端电连接控制信号输出端GOUT0
[0034]复位模块2包括第八薄膜晶体管M8以及第九薄膜晶体管M9。第八薄膜晶体管M8的控制端电连接复位信号输入端RESET，第八薄膜晶体管M8的第二端电连接上拉节点PU，第八薄膜晶体管M8的第一端电连接低电平信号输入端L。
[0035]第九薄膜晶体管M9的控制端电连接复位信号输入端RESET，第九薄膜晶体管M9的第二端电连接上拉节点PU，第九薄膜晶体管M9的第一端电连接低电平信号输入端L。
[0036]图3为本实用新型实施例提供的另一种具有静电防护结构的移位寄存器的电路结构图，其连接方式与图2实用新型实施例提供的一种具有静电防护结构的移位寄存器的电路结构的连接方式一致，一致之处在此不再赘述，可以参考前述内容，区别点在于:防静电结构5的开关元件MO为金属氧化物半导体场效应管。开关元件MO的控制端接收控制信号S，开关元件MO的第一端为静电导走端，电连触发接信号输入端，该触发信号输入端为需要保护的信号端;开关元件MO的第二端为静电导走端，电连接低电平信号输入端。
[0037]静电保护结构5，通过控制信号S将开关元件MO导通，此时在触发信号输入端IN累积的静电电荷可以通过开关元件MO的第一端向第二端流动，第二端电连接低电平信号输入端或者接地。当开关元件MO的第二端电连接低电平信号输入端时，开关元件MO可以将瞬间高电压高电流导入参考电压线中，从而避免了该线路中的各个器件因高电压或高电流击穿而导致失效的问题。
[0038]图4为本实用新型提供的一种ASG驱动电路的时序图，结合图2与图4来说明静电防护结构以及移位寄存器的工作原理。
[0039]Tl时间内，第一时钟信号端CKVl、第二时钟信号端CKV2以及触发信号输入端IN均输出低电平信号;复位信号输入端RESET、控制信号S输出高电平信号。此时，控制信号输出端GOUT尚未有信号输出，GOUTn+1也为低电平信号，第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8以及第九薄膜晶体管M9均处于断开状态。由于控制信号S输出高电平信号，因此开关元件MO处于导通状态，触发