信号输入端IN积累的电荷可以平均分配，不会因为无流通路径而在触发信号输入端IN累积而造成击伤问题。复位信号输入端RESET输出高电平信号，第八薄膜晶体管M8以及第九薄膜晶体管M9导通，进行复位工作。
[0040]T2时间内，第一时钟信号输入端CKVl为高电平信号，第二时钟信号输入端CKV2维持在低电平信号，触发信号输入端IN输出高电平信号，控制信号S输出低电平信号。此时，第一薄膜晶体管M1、第四薄膜晶体管M4、第五薄膜晶体管M5、第七薄膜晶体管M7导通，第二薄膜晶体管M2、第三薄膜晶体管M3、第六薄膜晶体管M6、第八薄膜晶体管M8、第九薄膜晶体管M9以及开关元件MO断开。第一薄膜晶体管Ml导通，因此高电平信号输入，上拉节点PU被拉高，下拉节点H)为低电平状态。第五薄膜晶体管M5导通，第二时钟信号输入端CKV2输出的低电平信号输入，控制信号输出端GOUT输出低电平信号，第二电容C2的上极板为高电平，下极板为低电平，开始进行充电。第七薄膜晶体管M7导通，因此低电平信号输入端输出的低电平信号输入，控制信号输出端GOUT输出的信号为低电平信号。
[0041 ] T3时间内，第一时钟信号输入端CKVl输出低电平信号，第二时钟信号输入端CKV2输出高电平信号，触发信号输入端IN变为低电平信号，控制信号S为高电平信号。此时，第五薄膜晶体管M5依旧处于导通状态，控制信号输出端GOUT输出高电平信号。因为第二电容C2为自举电容，因此上拉节点PU再次被拉高。此时，开关元件MO、第四薄膜晶体管M4处于导通状态，下拉节点PD为低电平状态，此时第一电容Cl处于充电状态。第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8以及第九薄膜晶体管M9处于断开状态。开关元件MO进行静电释放工作，触发信号输入端IN的累积电荷被导走。
[0042]T4时间内，第一时钟信号输入端CKVl输出高电平信号，第二时钟信号输入端CKV2输出低电平信号，控制信号S输出低电平信号。此时，第七薄膜晶体管M7导通，控制信号输出端GOUT输出低电平信号。因为第二电容C2的第二极板处于低电平状态，上拉节点PU电位被拉低；同理，与第一电容Cl下极板相连接的下拉节点H)电位也被拉低。此时，开关元件MO、第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第六薄膜晶体管M6、第八薄膜晶体管M8以及第九薄膜晶体管M9均处于断开状态。
[0043]T5时间内，第一时钟信号输入端CKVl输出低电平信号，第二时钟信号输入端CKV2输出高电平信号，控制信号S输出高电平信号。此时，第一电容Cl的上极板处于高电平状态，下拉节点ro被拉高，第六薄膜晶体管M6导通，控制信号输出端GOUT输出低电平信号。因为第二电容C2的下极板处于低电平状态，因此上拉节点PU的电位持续被拉低。第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第七薄膜晶体管M7、第八薄膜晶体管M8以及第九薄膜晶体管M9均处于断开状态。开关元件MO处于导通状态，进行放电工作，触发信号输入端IN处累积的电荷通过开关元件MO被导走。
[0044]T6时间内，第一时钟信号输入端CKVl输出高电平信号，第二时钟信号输入端CKV2输出低电平信号，控制信号S输出低电平信号。此时，第七薄膜晶体管M7导通，控制信号输出端GOUT输出低电平信号。上拉节点PU电位继续被拉低，下拉节点ro电位也被拉低。
[0045]此实施例中，控制信号S为规律性方波信号，与第二时钟信号输入端CKV2的时序近似相同。开关元件MO在整个移位寄存器的工作过程中处于间断性导通，随时对触发信号输入端IN进行静电导走，防止了电荷的过分累积，降低了击伤的风险。
[0046]静电防护结构图5为本实用新型提供的一种ASG驱动电路的结构图，该ASG驱动电路包括级联的至少一级如图2或图3所对应实施例中的移位寄存器，其中，第二薄膜晶体管的控制端接收的触发信号为下一级移位寄存器的输出信号。
[0047]结合图5与图2，优选的，该驱动电路每一级的移位寄存器中均电连接有静电防护结构，采用这样的设计，可以有效保护首尾触发信号输入端IN不受静电的击伤，为每一级的移位寄存器增加静电导走路径，降低了整个面板驱动电路的击伤风险。
[0048]另外，需要说明的是，本实用新型实施例中所述的具有静电防护结构的移位寄存器及ASG驱动电路，其中除了静电防护结构之外的电路也可以不如本实用新型实施例中所描述的那样，即不受本实用新型实施例的限定，只要保证在移位寄存器的触发信号输入端IN累积的静电可以通过本实用新型实施例所提供的静电防护结构传递至低电位端或地端，实现静电防护的目的即可。其它多种形式的移位寄存器电路，本实用新型实施例对此不作任何限定。
[0049]虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种具有静电防护结构的移位寄存器，包括一静电防护结构、上拉模块、下拉模块、输出模块、复位模块； 其中， 所述上拉模块包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管； 所述下拉模块包括第四薄膜晶体管和第一电容； 所述输出模块包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第二电容； 所述复位模块包括第八薄膜晶体管和第九薄膜晶体管。2.根据权利要求1所述的一种具有静电防护结构的移位寄存器，所述上拉模块还包括所述触发信号输入端、高电平信号输入端、低电平信号输入端； 其中， 所述第一薄膜晶体管的控制端电连接所述触发信号输入端，所述第一薄膜晶体管的第一端电连接所述高电平信号输入端，所述第一薄膜晶体管的第二端电连接上拉节点； 所述第二薄膜晶体管的控制端接收触发信号，所述第二薄膜晶体管的第二端电连接所述上拉节点，所述第二薄膜晶体管的第一端电连接所述低电平信号输入端； 所述第三薄膜晶体管的控制端电连接下拉节点，所述第三薄膜晶体管的第二端电连接所述上拉节点，所述第三薄膜晶体管的第一端电连接所述低电平信号输入端。3.根据权利要求1所述的一种具有静电防护结构的移位寄存器，所述静电防护结构包括一开关元件，所述开关元件的控制端接收控制信号，所述开关元件的第一端电连接所述触发信号输入端，所述开关元件的第二端电连接低电平信号输入端或接地。4.根据权利要求3所述的一种具有静电防护结构的移位寄存器，所述开关元件为薄膜晶体管或者为金属氧化物半导体场效应管。5.根据权利要求1所述的一种具有静电防护结构的移位寄存器，所述下拉模块还包括第二时钟信号输入端与所述低电平信号输入端； 其中， 所述第一电容的第一极板电连接所述第二时钟信号输入端，所述第一电容的第二极板电连接所述下拉节点； 所述第四薄膜晶体管的控制端电连接所述上拉节点，所述第四薄膜晶体管的第二端电连接所述下拉节点，所述第四薄膜晶体管的第一端电连接所述低电平信号输入端。6.根据权利要求1所述的一种具有静电防护结构的移位寄存器，所述输出模块还包括第一时钟信号输入端、第二时钟信号输入端与所述低电平信号输入端； 其中， 所述第五薄膜晶体管的控制端电连接所述上拉节点，所述第五薄膜晶体管的第一端电连接所述第二时钟信号输入端，所述第五薄膜晶体管的第二端电连接控制信号输出端； 所述第六薄膜晶体管的控制端电连接所述下拉节点，所述第六薄膜晶体管的第一端电连接所述低电平信号输入端，所述第六薄膜晶体管的第二端电连接所述控制信号输出端； 所述第七薄膜晶体管的控制端电连接所述第一时钟信号输入端，所述第七薄膜晶体管的第一端电连接所述低电平信号输入端，所述第七薄膜晶体管的第二端电连接所述控制信号输出端；所述第二电容的第一极板电连接所述上拉节点，所述第二电容的第二极板电连接所述控制信号输出端。7.根据权利要求1所述的一种具有静电防护结构的移位寄存器，所述复位模块还包括复位信号输入端以及所述低电平信号输入端； 其中，所述第八薄膜晶体管的控制端电连接所述复位信号输入端，所述第八薄膜晶体管的第二端电连接所述上拉节点，所述第八薄膜晶体管的第一端电连接所述低电平信号输入端；所述第九薄膜晶体管的控制端电连接所述复位信号输入端，所述第九薄膜晶体管的第二端电连接所述上拉节点，所述第九薄膜晶体管的第一端电连接所述低电平信号输入端。8.一种ASG驱动电路，包括至少一级如权利要求1 -7所述的级联的具有静电防护结构的移位寄存器，其中，所述第二薄膜晶体管的控制端接收的所述触发信号为上一级移位寄存器的输出信号。
【专利摘要】一种具有静电防护结构的移位寄存器及ASG驱动电路，包括一静电防护结构、上拉模块、下拉模块、输出模块、复位模块；其中，所述上拉模块包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；所述下拉模块包括第四薄膜晶体管和第一电容；所述输出模块包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第二电容；所述复位模块包括第八薄膜晶体管和第九薄膜晶体管。本实用新型提供了一种具有静电保护结构的移位寄存器，当电路中电荷大量累积或者电压突然变化时，静电防护结构进行导通，静电被导走。此外，静电防护结构通过一控制信号进行间断性闭合，保证了所需要保护的电路在整个工作过程中都有漏电途径，降低了被静电击伤的可能性。
【IPC分类】G09G3/20, G11C19/28
【公开号】CN205282050
【申请号】CN201520919993
【发明人】符鞠建, 吴天一
【申请人】上海天马微电子有限公司, 天马微电子股份有限公司
【公开日】2016年6月1日
【申请日】2015年11月18日