半导体器件以及其制造方法
【专利说明】半导体器件以及其制造方法
[0001]相关申请的交叉引用
[0002]2014年12月17日提交的日本专利申请N0.2014-255608的公开的全部内容通过引用并入本文，包括说明书、附图和摘要。
技术领域
[0003]本发明涉及:半导体器件以及其制造方法;并且具体地涉及具有再分配线的半导体器件以及可有效地应用于半导体器件的制造方法的技术，该再分配线包括在半导体衬底的主表面上形成的多个布线层之上的金属膜。
【背景技术】
[0004]在半导体器件中，在半导体衬底上形成包括包含例如Cu(铜)或者Al(铝)作为主要成分的金属膜的多层导线(Cu导线或者Al导线)，在半导体衬底中形成诸如CMIS(互补金属绝缘体半导体)晶体管的半导体元件并且在多层导线上形成最终钝化膜。
[0005]在日本未经审查的专利申请特开平4(1992)-242960(专利文献I)中，公开了通过将用于覆盖Cu导线的上半部分和下半部分的材料与用于覆盖侧壁的材料区别开，即通过使用具有彼此不同的干蚀刻速度的材料并且通过在不经受光刻工艺的情况下施加各向异性蚀刻，以形成涂覆导线的技术。随后在示例I中，公开了通过溅射形成Mo/Cu/Mo三层膜，随后在膜上形成光刻胶(a)，通过离子铣削或者干蚀刻形成图案(b)，接着形成SiN膜作为侧壁膜
(c)，以及接着通过离子铣削或者干蚀刻应用各向异性蚀刻来制造具有期望侧壁阻挡层的涂敷Cu导线的示例。
[0006]引用列表
[0007]专利文献
[0008]专利文献1:日本未经审查的专利申请特开平4(1992)-242960
【发明内容】
[0009]由本发明人研究的并且具有再分配线的半导体器件(半导体集成电路器件)具有半导体芯片、耦合至半导体芯片的导线以及用以密封半导体芯片和导线的密封体。半导体芯片具有半导体元件、包含Cu作为主要成分并且与半导体元件电耦合的再分配线以及由多层布线层组成并且使半导体元件电耦合至再分配线的导线。再分配线耦合至焊盘电极，该焊盘电极是由多层布线层中的最上布线层组成的导线的一部分。用以覆盖由最上布线层组成的导线的由无机绝缘膜组成的表面保护膜将由最上布线层组成的导线与再分配线电隔离，但是表面保护膜具有开口以曝露焊盘电极，而再分配线通过开口电耦合至焊盘电极。用有机保护膜覆盖再分配线的上表面和侧表面，但是有机保护膜具有用以曝露在再分配线上表面处形成的外部焊盘电极的开口，而导线通过开口与再分配线耦合，中间插入镍(Ni)镀膜和金(Au)镀膜。
[0010]在半导体芯片中，形成多个再分配线，再分配线的最小导线宽度是12μπι，以及相邻再分配线之间的最小间隔是15μπι。在再分配线的下表面上形成由用于通过电镀方法形成再分配线的金属膜(例如Cr膜)组成的籽晶层，而再分配线的上表面和侧表面与有机保护膜接触。
[0011]由本发明人研究的半导体器件需要具有高耐电压性和高可靠性并且由此应用称为HAST(高加速温度和湿度应力测试)的高温度高湿度环境中的操作测试。由于由本发明人进行的研究，已经在HAST中发现Cu从相邻再分配线之间的一个再分配线枝晶状地沉淀，在相邻再分配线之间引起耐电压劣化或者短路，并且降低半导体器件的可靠性。随后，还发现在表面保护膜与有机保护膜之间的交界处出现Cu的枝晶沉淀。
[0012]根据本发明人的分析，覆盖由Cu组成的再分配线的有机保护膜包括聚酰亚胺膜并且包含水分和齒素离子并且由此配置再分配线的Cu的表面被氧化，并且结果是生成Cu离子(离子化的Cu)。此外，在用以密封半导体芯片的环氧树脂中还包含水分和卤素离子。已经发现，在这种半导体器件中，相邻再分配线之间的最小间隔(15μπι)彳艮大，但是存在在相邻再分配线之间施加高电压并且形成高电场的区域并且在该区域中出现Cu的枝晶沉淀。即，据估计，由于高电场影响，Cu离子在表面保护膜与有机保护膜之间的交界处迀移
[0013](扩散)，从而在相邻再分配线之间引起耐电压劣化或者短路，并且降低半导体器件的可靠性。
[0014]本发明的目的是提供可以提高具有再分配线的半导体器件中的可靠性的技术。
[0015]通过本说明书中的描述和附图，本发明的前述内容和其它目的以及新颖特征将是清晰的。
[0016]根据实施例的半导体器件具有在多个布线层中的最上层处形成的焊盘电极、在焊盘电极上具有开口的表面保护膜、在表面保护膜上形成并且具有上表面和侧表面的再分配线、由曝露再分配线的上表面并且覆盖侧表面的绝缘膜组成的侧壁阻挡膜以及覆盖再分配线上表面的封盖金属膜。于是，用封盖金属膜或者侧壁阻挡膜覆盖再分配线的上表面和侧表面，并且封盖金属膜和侧壁阻挡膜具有彼此重叠的部分。
[0017]根据实施例，可以提高具有再分配线的半导体器件的可靠性。
【附图说明】
[0018]图1是根据实施例1的半导体器件的电路框图。
[0019]图2是根据实施例1配置半导体器件的半导体芯片的总体平面图。
[0020]图3是放大地示出了图2的部分的平面图。
[0021 ]图4是沿图3的线A-A截取的截面图。
[0022]图5是示出了根据实施例1的半导体器件的制造过程的一部分的过程流程图。
[0023]图6是在制造过程期间根据实施例1的半导体器件的截面图。
[0024]图7是在图6之后的制造过程期间的半导体器件的截面图。
[0025]图8是在图7之后的制造过程期间的半导体器件的截面图。
[0026]图9是在图8之后的制造过程期间的半导体器件的截面图。
[0027]图10是在图9之后的制造过程期间的半导体器件的截面图。
[0028]图11是在图10之后的制造过程期间的半导体器件的截面图。
[0029]图12是在图11之后的制造过程期间的半导体器件的截面图。
[0030]图13是根据实施例2的半导体器件的截面图。
[0031]图14是在制造过程期间根据实施例2的半导体器件的截面图。
[0032]图15是根据实施例3的半导体器件的截面图。
[0033]图16是示出了根据实施例3的半导体器件的制造过程的一部分的过程流程图。
[0034]图17是在制造过程期间根据实施例3的半导体器件的截面图。
[0035]图18是在图17之后的制造过程期间的半导体器件的截面图。
[0036]图19是在图18之后的制造过程期间的半导体器件的截面图。
[0037]图20是根据实施例4的半导体器件的截面图。
[0038]图21是示出了根据实施例4的半导体器件的制造过程的一部分的过程流程图。
[0039]图22是在制造过程期间根据实施例4的半导体器件的截面图。
[0040]图23是在图22之后的制造过程期间的半导体器件的截面图。
【具体实施方式】
[0041 ]在下列实施例中，为了方便起见，如果有必要，则通过将实施例中的每一个划分为多个部分或者实施例来对实施例中的每一个进行解释，但是除非另有说明，它们并非彼此不相关，而且处在一个实施例是另一个实施例的部分或者整体的变型示例、应用示例、详细解释、附加解释等的关系中。此外，在下列实施例中，当提到元件等的数量(包括零件的数量、数值、数量、范围等)时，除了有所指定和在原理上显然受到具体数量限制的情况以及其它情况以外，数量不限于具体数量并且可以大于或者小于具体数量。
[0042]此外，在下列实施例中，除了有所指定和在原理上显然认为必不可少的情况以及其它情况以外，构成的组件(包括组件步骤等)不一定是必不可少的。同样地，在下列实施例中，当提到构成的组件等的形状、位置关系等时，除了有所指定和在原理上被显然认为不同的情况以及其它情况以外，它们基本上包括近似或者类似的形状等。对于数量等(包括零件的数量、数值、数量、范围等)也是一样。
[0043]下面参照附图对根据本发明的实施例进行详细解释。此处，在用于解释实施例的所有附图中，具有相同功能的部件用相同或者相关的附图标记表示并且不进行重复解释。此外，当存在多个相似部件(部位)时，可以偶尔通过向通用的附图标记添加符号显示单个或者具体部位。此外，在下列实施例中，除了特别需要时以外，原则上对相同或者相似部分不进行重复解释。
[0044]此外，在用于实施例的附图中，有时甚至可以在截面图中避免阴影线以使附图更清晰。相反，有时甚至可以在平面图中使用阴影线以使附图更清晰。
[0045]此外，在截面图和平面图中，部位的大小可以不与实际器件相对应并且在一些情况下可以以相对放大的方式表示具体部位以使附图便于理解。此外，甚至在平面图与截面图彼此相对应的情况下，有时可以以不同大小显示部位的大小。
[0046](实施例1)
[0047]根据实施例1或者下列实施例中的一个的半导体器件(半导体集成电路器件)例如:具有拥有多个半导体元件的半导体芯片、半导体元件上形成的多层的导线(多层导线)以及耦合至多层中最上层的导线的多个再分配线;并且被配置为通过多层导线和再分配线使半导体元件彼此耦合。
[0048]〈关于半导体器件〉
[0049]图1是半导体器件的电路框图。如图1所示，例如通过在半导体芯片IA的器件面上形成输入/输出(I/0)电路、模拟电路、CMIS逻辑电路、电源MIS电路和存储器电路这些电路以配置半导体器件。
[0050]在配置半导体器件的电路中，CMIS逻辑电路包括例如工作电压为IV至3V的CMIS晶体管，而I/O电路和存储器电路分别包括例如工作电压为IV至3V和5V至8V的CMIS晶体管。[0051 ]工作电压为IV至3V的CMIS晶体管包括具有第一栅极绝缘膜的第一 η沟道型MISFET(金属绝缘体半导体场效应晶体管)和具有第一栅极绝缘膜的第一 P沟道型MISFET。此外，工作电压为5V至8V的CMIS晶体管包括具有第二栅极绝缘膜的第二 η沟道型MISFET和具有第二栅极绝缘膜的第二 P沟道型MISFET。第二栅极绝缘膜的膜厚度被设定为大于第一栅极绝缘膜的膜厚度。在下列解释中，MISFET被称作MIS晶体管。
[0052]此外，模拟电路包括例如工作电压为5V至8V的CMIS晶体管(或者双极晶体管)、电阻元件和电容元件，而电源MIS电路包括例如工作电压为5V至8V的CMIS晶体管和工作电压为20V至100V的高电压MIS晶体管(高电压元件)。
[0053]高电压MIS晶体管包括例如具有第三栅极绝缘膜的第三η沟道型MISFET、具有第三栅极绝缘膜的第三P沟道型MIS