-3C的实施例中更大的侧表面51。就此而言，更大的侧表面51为导电凸块48提供更大的表面积，而使得导电凸块48在安装工艺期间沿其流动。因此，更大的侧表面51可以对安装之后的封装体10和PCB 46之间的接合提供有所改进的视觉检查。
[0032]虽然并未示出，但是所要意识到的是，引线18、18a、18b、18c的各种特征能够在其它实施例中进行组合。例如，图3B-3D的实施例可以包括凹进26中的导电层30。
[0033]图4A-4E图示了依据一个实施例的制造图1的封装体10的各个阶段。特别地，图4A-4C图示了制造引线框条50的各个阶段，而图4D-4E图示了制造具有引线框条50的封装体10的各个阶段。
[0034]如图4A所示，其示出了引线框条50的一部分。引线框条50为诸如金属的导电材料，并且在一些实施例中由铜或铜合金制成。如本领域中已知的，引线框条50被形成为具有多个裸片焊盘12、引线18、将相邻引线18親合在一起的连接栏(connecting bar) 52、以及将裸片焊盘12耦合至引线18的结合栏(tie bar)(未示出)。
[0035]凹进26形成于引线18的下表面24中并且使用标准半导体处理技术所形成，包括利用光敏材料和蚀刻技术形成图案。如以上所提到的，凹进26可以被形成为延伸通过引线18的厚度的大约一半或更多。如图4A中所最佳示出的，凹进26形成相邻引线18之间的连接栏52。
[0036]如图4B所示，如果被使用，则导电材料30诸如通过电镀技术而沉积在引线框条50的下表面上。导电材料30可以如所图示实施例中所示的那样被沉积在凹进26中的表面上。然而，针对图3B-3D的实施例而言，导电材料将不会沉积在凹进之中。虽然并未示出，但是在一些实施例中，导电材料也可以被沉积在引线框条的上表面上。
[0037]如图4C所示，填充材料32被沉积在凹进26中。填充材料32可以通过任意技术进行沉积。在一些实施例中，引线框条50的一些或全部下表面可以在将填充材料32沉积在凹进26中之后被进行表面处理。例如，该表面处理可以包括研磨、化学-机械抛光、蚀刻或者填充材料32的任意其它表面处理方法，并且在一些实施例中可以包括对引线框条50的下表面进行处理。在一些实施例中，执行填充材料32的沉积或填充材料32的表面处理，使得该填充材料与引线18的下表面24共面，或者使得填充材料在引线18的下表面24之下凹进。就此而言，在一些实施例中，填充材料32被沉积而使得其并未填充凹进26。
[0038]如图4D所示，在一些实施例中，引线框条50可以被固定至诸如胶带的衬底材料54，以在后续处理期间为引线框条50提供支撑。所要意识到的是，衬底材料也可以提供在引线框条的上表面上以在图4A-4C中所示的任意步骤期间提供支撑。
[0039]如图4E所示，半导体裸片33使用已知的封装体组装技术而通过粘合材料34被附着至裸片焊盘12的上表面14。导电导线36耦合在半导体裸片33的焊盘40和相邻引线18之间。也就是说，导电导线36的第一端38耦合至裸片33的焊盘40，而导电导线36的第二端42耦合至引线18。
[0040]密封材料44形成在引线框条50的上表面上方，使得密封材料44包围裸片33、导电导线36以及引线框条50的上表面。密封材料44还形成于连接栏52、引线18和裸片焊盘12上方。密封材料44可以通过常规技术——例如通过模制工艺——而被形成于引线框条50上，并且在一些实施例中在固化步骤期间被硬化。
[0041]该制造工艺进一步包括将每个封装体分割为如图4F所示的个体封装体10。特别地，封装体10通过经连接栏52、凹进26中的填充材料32以及位于连接栏52上方的密封材料44进行切割而被分割。封装体10可以通过各种切割方法进行分割，包括锯和激光。用于分割封装体10的锯片或激光具有小于连接栏52的宽度的切割宽度，而使得每条引线18包括利用随每个封装体10 —起提供的填充材料进行填充的凹进26。虽然并未示出，但是如本领域所熟知的，引线框条50可以在该切割步骤期间被固定至诸如胶带的支撑结构。
[0042]图5A-5E图示了依据另一实施例的制造图1的封装体10的各个阶段。该制造步骤基本上与图4A-4E的制造步骤相同，然而一些步骤是以不同的顺序来执行。引线框条50包括利用连接栏52而被耦合在一起的相邻引线18，该引线18具有凹进26。引线框条50可以被提供在衬底材料54上。如图5B中所示，半导体裸片33被固定至裸片焊盘12，导电导线36耦合在裸片33的焊盘40和引线18之间，并且密封材料在对引线框条50的凹进26进行填充之前被形成。
[0043]如图5C所示，如果被使用，则衬底材料54被去除而暴露出凹进26。如图K)所示，凹进26利用填充材料32进行填充。如以上所讨论的，填充材料32或者引线框条50的下表面可以是经表面处理的。如图f5D所示，执行切割步骤以将每个封装体分割为个体封装体10。
[0044]以上所描述的各个实施例能够进行组合以提供另外的实施例。本申请中所引用和/或在申请数据页中所列出的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开都通过引用全文结合于此。实施例的多个方面可以在有必要采用各个专利、申请和公开的概念以提供另外的实施例的情况下进行修改。
[0045]能够借鉴以上的详细描述对实施例进行这些和其它改变。通常，在以下权利要求中，所使用的术语并不应当被理解为将权利要求限制为说明书和权利要求中所公开的具体实施例，而是应当被理解为包括所有可能的实施例以及这样的实施例所要求保护的等同形式的完整范围。因此，权利要求并不被本公开所限制。
【主权项】
1.一种电子器件，包括: 半导体封装体，包括: 具有第一表面和第二表面的裸片焊盘； 耦合至所述裸片焊盘的第一表面的半导体裸片； 位于所述裸片焊盘附近并且与所述裸片焊盘分开的多条引线，所述多条引线中的每一条引线的外表面包括凹进；和 位于所述多个凹进中的导电填充材料； 衬底，具有多个导电焊盘；以及 导电凸块，将所述半导体封装体的引线耦合至所述衬底的焊盘，所述导电凸块被耦合至所述导电填充材料。2.根据权利要求1所述的电子器件，进一步包括位于所述半导体裸片和所述多条引线的一部分上方的密封材料。3.根据权利要求1所述的电子器件，其中焊料为第一焊料，其中所述填充材料为第二焊料。4.根据权利要求2所述的电子器件，其中所述第一焊料为Sn/Pb、Ag、Sn/Bi或Cu/Sn。5.根据权利要求1所述的电子器件，其中所述衬底是印刷电路板。6.一种半导体封装体，包括: 具有第一表面和第二表面的裸片焊盘； 耦合至所述裸片焊盘的第一表面的半导体裸片； 位于所述裸片焊盘的至少一个侧面附近并且与所述侧面分开的多条引线，所述多条引线的外表面形成所述半导体封装体的外表面的一部分；所述多条引线分别具有凹进； 位于所述多条引线的凹进中的导电填充材料，所述导电填充材料与所述封装体外部的其它电气组件电绝缘；以及 位于所述半导体裸片和所述多条引线的一部分上方的密封材料。7.根据权利要求6所述的半导体封装体，其中所述凹进跨所述引线的整个宽度进行延伸。8.根据权利要求6所述的半导体封装体，其中所述填充材料是焊料材料。9.根据权利要求8所述的半导体封装体，其中所述焊料材料是Cu/Sn、Sn/Pb、Ag和Sn/Bi 之一。10.根据权利要求6所述的半导体封装体，其中所述填充材料具有第一表面并且所述密封材料具有第三表面，所述第三表面基本上与所述第一表面共面。11.根据权利要求6所述的半导体封装体，其中所述填充材料具有至少一个为凹面形状并且低于所述裸片焊盘的第二表面而凹进的表面。12.根据权利要求6所述的半导体封装体，其中所述凹进延伸通过所述多条引线的超过一半。13.根据权利要求6所述的半导体封装体，进一步包括将所述半导体裸片的键合焊盘电耦合至所述多条引线之一的导线键合。14.根据权利要求6所述的半导体封装体，其中所述多条引线包括所述凹进中的导电层，所述导电层包括Au、Ag、Ni/Pd/Ag、Ni/Pd/Au-Ag合金和Ni/Pd/Au/Ag中的一种，并且所述填充材料位于所述导电层上。15.—种形成多个半导体封装体的方法，所述方法包括: 利用导电填充材料对通过连接栏接合在一起的多条引线中的多个凹进进行基本上填充； 将多个半导体裸片附着至裸片焊盘的表面； 将所述多个半导体裸片电耦合至所述多条引线； 密封所述多个半导体裸片；以及 切割穿过所述密封材料、所述连接栏和所述导电填充材料，以形成所述多个半导体封装体，其中切割穿过所述连接栏包括将接合的所述引线进行分割。16.根据权利要求15所述的方法，进一步包括对所述导电填充材料进行表面处理，使得所述导电填充材料的表面基本上与相应引线的表面共面。17.根据权利要求15所述的方法，其中基本上填充包括对所述多个凹进进行填充使得所述导电填充材料在所述引线的表面之下而凹进。18.根据权利要求15所述的方法，其中在将所述多个半导体裸片附着至裸片焊盘的表面之前对所述多个凹进进行基本上填充。19.根据权利要求15所述的方法，其中在密封所述半导体裸片之后对所述多个凹进进行基本上填充。20.根据权利要求15所述的方法，其中所述导电填充材料为焊料。
【专利摘要】本申请涉及具有预先施加的填充材料的引线框封装体。本公开的实施例涉及一种在引线外表面中形成有凹进的引线框封装体。该凹进被填充以诸如焊料的填充材料。该凹进中的填充材料为诸如焊料的填充材料提供在将该封装体安装至诸如印刷电路板(PCB)的另一设备期间用以粘合的可润湿表面。这使得能够在该封装体的引线和PCB之间形成强的焊料接合。这还使得能够在该封装体已经被安装之后对该焊料接合进行有所改善的视觉检查。
【IPC分类】H01L21/48, H01L23/495, H01L21/60
【公开号】CN105720033
【申请号】CN201510591002
【发明人】J·塔利多, F·R·戈麦斯
【申请人】意法半导体公司
【公开日】2016年6月29日
【申请日】2015年9月16日
【公告号】CN205282469U, US20160183369