在图1中为了便于图示而示出了主晶体管的两个单独可控制区段，并且因此还示出了感测晶体管的两个对应的单独可控制区段。感测晶体管的第一单独可控制区段包括在图1中标记为‘SenseFETl (感测FET1)’的感测晶体管栅极110，并且感测晶体管的第二单独可控制区段包括标记为‘SenseFET2(感测FET2)’的感测晶体管栅极112。在一个实施例中，感测晶体管的栅极110、112被设置为与主晶体管的边缘区域相比更接近于其中主晶体管趋向于产生更多热量的主晶体管的中心区域。
[0020]感测晶体管的每个单独可控制区段被配置成镜像流过主晶体管的单独可控制区段中的一个的电流，并且被连接到与主晶体管的该区段相同的栅极电极102/104。在图1中，感测晶体管的第一单独可控制区段(即包括在图1中标记为‘SenseFETl’的栅极110的感测晶体管区段)被连接到与主晶体管的第一单独可控制区段(即包括在图1中标记为‘PowerFETl’的栅极106的主晶体管区段)相同的栅极电极102，并且镜像流过主晶体管的第一区段的电流。类似地，感测晶体管的第二单独可控制区段(即包括在图1中标记为‘SenseFET2’的栅极112的感测晶体管区段)被连接到与主晶体管的第二单独可控制区段(即包括在图1中标记为‘PowerFET2’的栅极108的主晶体管区段)相同的栅极电极104，并且镜像流过主晶体管的第二区段的电流。
[0021]用此类配置，感测晶体管的第一单独可控制区段在主晶体管的第一单独可控制区段被激活时被激活(导通)，感测晶体管的第二单独可控制区段在主晶体管的第二单独可控制区段被激活时被激活等等。从栅极电极102、104到晶体管的对应栅极106、108、110、112的连接由导电接点114(诸如在图1中被图示为虚线框的导电通孔)提供，因为接点114延伸通过设置在栅极电极102、104与下层半导体主体100之间的(一个或多个)电介质层，并且因此在图1中的视图之外。
[0022]图2图示沿着在图1中标记为A-A’的线的感测晶体管的一个单元的截面视图。在图2中用硅技术图示感测晶体管单元作为非限制性示例，但是可以用允许将晶体管分段成单独可控制区段的任何半导体技术来实现，诸如GaN或其它II 1-氮化物技术、GaAs、SiC等。主晶体管的单元可以具有与感测晶体管单元相同或类似的构造。
[0023]感测晶体管单元包括设置在形成于半导体主体100中的沟槽200中的栅极110。栅极110控制邻近于栅极110设置的晶体管单元的沟道区202。例如，在硅技术和垂直晶体管单元的情况下，该单元还可以包括主体区204、设置在主体区204中的源极区206、邻近于主体区204且在其下面的漂移区208、以及在漂移区208下面的漏极区210。源极区206、漂移区208和漏极区210具有相同导电性类型(例如，在nMOS单元的情况下为η型并且在pMOS单元的情况下为P型)。主体区204具有相对导电性类型(例如在nMOS单元的情况下为P型并且在pMOS单元的情况下为η型)。沟道区202位于主体区204中并且延通过栅极电介质212与周围半导体材料绝缘的栅极110来延伸。在GaN单元中，沟道区202将是二维空穴或电子气。在每种情况下，栅极110控制沟道区202的传导状态。可以在栅极110下面的沟道200的下部中设置、在与栅极110分离的沟槽中提供或者省略通过场电介质216与周围半导体材料绝缘的场电极214。
[0024]漏极区210通过被设置在半导体主体100的底侧上的漏极电极218来接触。栅极110被栅极电极102和接点114接触，该接点114通过将栅极电极102从半导体主体100分离的一个或多个电介质层220从栅极电极102延伸到栅极110。在硅技术的情况下，(一个或多个)电介质层220可以包括硅氧化物。在GaN技术的情况下，(一个或多个)电介质层220可以包括硅氮化物。还可以使用其它类型的标准电介质材料。
[0025]在每种情况下，主晶体管的第一单独可控制区段包括主晶体管单元的第一组，SP包括具有在图1中标记为‘PowerFETl’的栅极106的单元的主晶体管区段，并且主晶体管的第二单独可控制区段包括主晶体管单元的第二组，即包括具有在图1中标记为‘ PowerFET2 ’的栅极108的单元的主晶体管区段。包括在主晶体管单元的第一组中的栅极106被连接到栅极电极102中的第一个，包括在主晶体管单元的第二组中的栅极108被连接到栅极电极104中的第二个等等。
[0026]以类似方式，感测晶体管的第一单独可控制区段包括感测晶体管单元中的第一个，即包括具有在图1中标记为‘SenseFETl’的栅极110的单元的感测晶体管区段，并且感测晶体管的第二单独可控制区段包括感测晶体管单元中的第二个，即包括具有在图1中标记为‘SenseFET2’的栅极112的单元的感测晶体管区段。第一感测晶体管单元的栅极110被连接到第一栅极电极102，第二感测晶体管单元的栅极112被连接到第二栅极电极104等等。这样，第二晶体管被分段或划分成与主晶体管相同数目的单独可控制区段。同样地，感测晶体管的导通电阻(Ron_sense)与主晶体管的导通电阻(Ron_main)的比(Ron_sense/Ron_main)甚至随着主晶体管的有效有源面积响应于负载需求改变而保持相对恒定。换言之，用于主晶体管单元的第一组的总有源面积(Apactivel)与用于主晶体管单元的第二组的总有源面积(Apacti ve2)的比等于第一感测晶体管单元的有源面积(Asactivel)与第二感测晶体管单元的有源面积(Asactive2)的比，如由下式给定:
Apactivel/Apactive2 = Asactivel/Asactive2(I)
其中，晶体管单元的有源面积是输出电流所流过的单元的部分。
[0027]等式(I)适用，因为感测晶体管的第一区段被与主晶体管的第一区段相同的栅极电极102控制，并且感测晶体管的第二区段被与主晶体管的第二区段相同的栅极电极104控制。可以将这种方法扩展至任何数目的主晶体管区段和感测晶体管区段，并且取决于半导体器件的特定设计。例如，可以将主晶体管和感测晶体管细分成三个或更多单独可控制区段，其中，感测晶体管的每个区段被控制主晶体管的对应区段的相同栅极电极单独地控制。并且，感测晶体管的每个单独可控制区段可以包括多于一个单元并且因此包括多于一个栅极110/112。一般地，用这种方法，感测晶体管以相同的比例镜像流过主晶体管的总电流，不管经由相应栅极电极102、104被激活的主晶体管的单独可控制区段的数目。
[0028]根据图1中图示的实施例，第一组主晶体管栅极106与第二组主晶体管栅极108交错，并且每个感测晶体管栅极110/112被插入在主晶体管栅极106/108中的两个之间。主晶体管栅极106、108中的每一个形成主晶体管的单元的部分，并且感测晶体管栅极110、112中的每一个形成感测晶体管的单元的部分，如先前在本文中结合图2所描述的。设置在半导体主体100之上的源极电极116、118、120被连接到晶体管单元的源极。被连接到主晶体管单元的源极的源极电极116、118与被连接到感测晶体管单元的源极的源极电极120分离。
[0029]从相应源极电极116、118、120到主晶体管和感测晶体管的对应源极的连接由导电接点122(诸如在图1中被示为虚线框的导电通孔)提供，因为该节点延伸通过被插入在源极电极116、118、120与下层半导体主体100之间的(一个或多个)电介质层，并且因此在图1中在视图之外。源极电极116、118、120在图1中也被示出为虚线框，即使它们被设置在半导体主体100之上，从而不与下层晶体管栅极106、108、110、112的视图相干扰。
[0030]图3图示出包括设置在与主晶体管相同的半导体主体中的感测晶体管的半导体器件的部分的自上而下平面视图。图3中所示出的实施例类似于图1中所示出的实施例，然而，主晶体管的不同的单独可控制区段的栅极106、108并未交错。替代地，主晶体管被划分成