半导体装置的制造方法
【技术领域】
[0001]本发明改善半导体装置的电气特性。
【背景技术】
[0002]以往以来，存在使用SiC(碳化硅)基板的肖特基二极管、pn二极管、M0SFET(MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等功率半导体装置。SiC具有比Si高的绝缘击穿电场强度，所以使用SiC基板的这些半导体装置也能够使用于在Si的情况下不能适用的超高耐电压区域(1kV以上)。
[0003]在这样的超高耐电压区域中，为了确保耐压，使用低浓度并且厚膜的漂移层。因此，在半导体装置被用作单极型器件的情况下，漂移电阻、进而导通电阻容易变大。因此，为了降低导通电阻，经常使用双极型器件。作为双极型器件，可以举出例如pn 二极管或者IGBT等。在双极型器件中，电子以及空穴这两种载流子对传导有贡献，所以低浓度的漂移层看起来犹如高浓度地被掺杂那样发挥作用(电导率调制效果)，导通电阻显著降低。
[0004]在讨论双极型器件的性能之后，将过剩载流子由于再结合而消失的时间常数(载流子的生存期)列举为重要的指标。生存期越大，则双极型器件中的电导率调制效果越大，所以作为结果，能够降低导通电阻。另一方面，如果生存期过大，则由于载流子的累积而双极型器件的开关特性恶化，导致开关损失增大。因此，需要根据器件的使用目的，将生存期控制为最佳。
[0005]在通常被用作功率器件的材料的Si或者SiC等间接跃迀型半导体中，带间的电子和空穴的再结合速度慢，所以生存期变大。但是，另一方面，当在半导体材料中存在杂质、本征缺陷、位错或者层叠缺陷等结晶缺陷的情况下，在带隙中产生能量能级(缺陷能级)。有时电子和空穴经由该缺陷能级进行再结合，该缺陷被称为再结合中心。在有多个再结合中心的情况下，用各自的再结合过程中的生存期的倒数之和的倒数来表示作为半导体材料的生存期。因此，在有多个的再结合过程中，通过生存期最小的过程来限制半导体材料的生存期的速率。
[0006]因此，在间接跃迀型半导体中，并非是半导体材料本来具备的带间跃迀的生存期，而是通过再结合中心来确定生存期。特别是，成为使生存期减小的主要原因的再结合中心被称为生存期抑制因数。
[0007]此前，报告了以确定成为SiC的生存期抑制因数的缺陷或者降低它为目的的很多研究成果。
[0008]Zhang等针对原生(as-grown) SiC层中的电活性的缺陷(被称为再结合中心或者载流子陷讲)，使用深能级瞬态光谱法(Deep Level Transient Spectroscopy:DLTS)以及少数载流子瞬态光谱法(Mi Nority Carrier Transient Spectroscopy:MCTS)，确定成为生存期抑制因数的缺陷(非专利文献I)。根据非专利文献1，测定由Z1/Z2中心以及EH6/7中心的本征缺陷所导致的电子陷阱以及由硼杂质所导致的空穴陷阱。特别是，Z1/Z2陷阱或者EH6/7陷阱的密度相对于生存期呈现相反的相关性，所以示意了它们是生存期抑制因数。
[0009]Hiyoshi等提出通过对原生SiC外延层进行热氧化，在热氧化过程中被放出到SiC层的晶格间碳原子扩散并埋入在原生SiC外延层中存在的碳空位的模型，示出通过热氧化实现Z1/Z2陷阱或者EH6/7陷阱的低密度化(非专利文献2)。
[00?0] Tsuchida等通过对SiC结晶层实施离子注入而在浅的表面层中追加导入晶格间碳原子，进而通过对SiC结晶进行加热，使被追加导入到表面层的晶格间碳原子扩散到深部，并且使晶格间碳原子与在SiC结晶层中存在的碳空位结合。由此，提出了使陷阱电惰性化的方法(专利文献I)。
[OOiM ] Kawahara等针对将招、磷或者氮等杂质(掺杂物)原子离子注入到SiC层的表面、进而通过高温退火进行电激活而得到的元件构造，进行DLTS评价，从而调查在离子注入中生成的陷阱(非专利文献3)。在非专利文献3中，示出通过离子注入，特别是以高浓度生成Zl/Z2陷阱或者EH6/7陷阱，这些陷阱以从S i C层的表面向深部减少的方式分布。
[0012]另外，在SiC器件的制作过程中，将铝或者硼等掺杂物原子离子注入到SiC层的表面，在通过进行退火来在该表面层内使杂质电激活而形成元件构造时，同时离子注入碳原子(专利文献2)。根据专利文献2，与硼一起将碳离子注入到SiC表面层而导入剩余的晶格间碳原子，从而在用于进行电激活的退火时，通过所导入的剩余的晶格间碳原子优先地占有碳空位，硼被选择性地导入到硅空位而非碳空位。作为结果，相比于单独地离子注入硼的情况，电激活的硼的比例增加(硼的激活率提高)。
[0013]专利文献1:日本特开2008-53667号公报
[0014]专利文献2:日本专利第4141505号公报
[0015]非专利文献1:J.Zhang，“Journal of Applied Physics，Vol.93，N0.8”，2003，pp.4708-4714
[0016]非专利文献2:Toru Hiyoshi，“Applied Physics Express，Vol.2”，2009，pp.091101
[0017]非专利文献3:KoutarouKawahara，“Journal of Applied Physics，Vol.108”，2010,pp.033706
【发明内容】
[0018]在超高耐电压区域(例如1kV以上)中使用的双极型器件中，为了降低导通电阻，积极地利用电导率调制效果。此处重要的是，经由pn结界面，向成为电导率调制的关键的电导率调制层(漂移层)注入少数载流子。
[0019]在漂移层是η型半导体的情况下，空穴成为少数载流子。经由pn结界面注入的少数载流子越多，则电导率调制效果越大，作为结果，导通电阻降低。另一方面，当在pn结界面附近(例如从pn结界面起的500nm以内)存在大量碳空位等电活性的缺陷、即载流子陷阱的情况下，阻碍少数载流子的注入，所以电导率调制效果变小，作为结果，接近于单极性(仅电子或者空穴中的某一方的载流子对传导有贡献)的动作，无法降低导通电阻。
[0020]如上所述，特别是在通过离子注入形成pn结的情况下，不仅是SiC层的表面，而且直至pn结界面附近都形成载流子陷阱，所以存在抑制电导率调制效果而无法降低导通电阻这样的问题。
[0021]本发明是为了解决上述那样的问题而完成的，其目的在于提供一种能够在双极型器件中降低导通电阻的半导体装置的制造方法。
[0022]本发明的一个方式涉及半导体装置的制造方法，具备:漂移层形成工序，在碳化硅半导体基板上，形成第I导电类型的漂移层；离子注入层形成工序，向所述漂移层表面注入作为第2导电类型的杂质的杂质离子，形成被注入该杂质离子的离子注入层;剩余碳区域形成工序，在所述漂移层内注入诱导晶格间的碳的离子即晶格间碳诱导离子，形成剩余的晶格间碳原子存在的剩余碳区域；以及加热工序，在所述离子注入层形成工序之后、并且在所述剩余碳区域形成工序之后，对所述漂移层进行加热，所述剩余碳区域形成工序是向比所述离子注入层和所述漂移层的界面深的区域注入所述晶格间碳诱导离子而形成所述剩余碳区域的工序，所述加热工序是通过对所述漂移层进行加热来激活注入到所述离子注入层的所述杂质离子而形成第2导电类型的激活层、并且使所述晶格间碳原子扩散到所述激活层侧的工序。
[0023]本发明的另一个方式涉及半导体装置的制造方法，具备:漂移层形成工序，在碳化硅半导体基板上，形成第I导电类型的漂移层；离子注入层形成工序，向所述漂移层表面注入作为第2导电类型的杂质的杂质离子，形成被注入该杂质离子的离子注入层;基板去除工序，去除所述碳化硅半导体基板;保护膜形成工序，在所述基板去除工序之后，至少在所述离子注入层表面形成保护膜;热氧化膜形成工序，在所述保护膜形成工序之后，在所述漂移层表面以及所述漂移层背面形成热氧化膜;膜去除工序，去除所述保护膜以及所述热氧化膜；以及加热工序，在所述离子注入层形成工序之后，对所述漂移层进行加热，所述热氧化膜形成工序是通过形成所述热氧化膜而使晶格间碳原子向所述漂移层放出的工序，所述加热工序是通过对所述漂移层进行加热来激活注入到所述离子注入层的所述杂质离子而形成第2导电类型的激活层的工序。
[0024]根据本发明的上述方式，在比离子注入层和漂移层的界面深的区域中形成剩余碳区域，进而，通过对漂移层进行加热而使晶格间碳原子向激活层侧扩散，从而能够有效地减少或者去除pn结界面附近的载流子陷阱。因此，能够降低半导体装置的导通电阻。
[0025]本发明的目的、特征、方案以及优点根据以下的详细说明和附图将更加明确。
【附图说明】
[0026]图1是用于说明第I实施方式的半导体装置的制造工序的剖面图。
[0027]图2是用于说明第I实施方式的半导体装置的制造工序的剖面图。
[0028]图3是用于说明第I实施方式的半导体装置的制造工序的剖面图。
[0029]图4是用于说明第I实施方式的半导体装置的制造工序的剖面图。
[0030]图5是概略地示出利用第I实施方式的半导体装置的制造方法制作的SiC半导体装置的元件构造的剖面图。
[0031]图6是用于说明第2实施方式的半导体装置的制造工序的剖面图。
[0032]图7是用于说明第2实施方式的半导体装置的制造工序的剖面图。
[0033]图8是用于说明第2实施方式的半导体装置的制造工序的剖面图。
[0034]图9是用于说明第2实施方式的半导体装置的制造工序的剖面图。
[0035]图10是用于说明第2实施方式的半导体装置的制造工序的剖面图。